• 전기전자학회논문지
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• 제18권1호
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• pp.37-44
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• 2014

In this paper we present an LDO based on an error amplifier. The designed error amplifier has a gain of 89.93dB at low frequencies. This amplifier's Bandwidth is 50.8MHz and its phase margin is $59.2^{\circ}C$. Also we proposed a BGR. This BGR has a low output variation with temperature and its PSRR at 1 KHz is -71.5dB. For a temperature variation from $-40^{\circ}C$ to $125^{\circ}C$ we have just 9.4mV variation in 3.3V LDO output. Also it is stable for a wide range of output load currents [0-200mA] and a $1{\mu}F$ output capacitor and its line regulation and especially load regulation is very small comparing other papers. The PSRR of proposed LDO is -61.16dB at 1 KHz. Also we designed it for several output voltages by using a ladder of resistors, transmission gates and a decoder. Low power consumption is the other superiority of this LDO which is just 1.55mW in full load. The circuit was designed in $0.35{\mu}m$ CMOS process.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.187-188
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• 2007

This paper describes a simple and high-performance LDO regulator designed using a $0.18{\mu}m$ CMOS process. It is designed to provide a regulated voltage for on-chip small loads instead of for off-chip heavy loads. Since the load capacitance is very small in this applications, the frequency compensation can be easily achieved without a buffer. The designed LDO drives a load current up to 15mA and dissipates only 12uA quiescent current. The line regulation is and the load regulation is for a 9mA load step. The PSRR at 10kHz is 54dB.

• 한국산학기술학회논문지
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• 제16권9호
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• pp.6247-6253
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• 2015

본 논문은 병렬 오차 증폭기 구조를 적용하여 과도응답특성 개선한 LDO 레귤레이터를 제안한다. 제안하는 LDO 레귤레이터는 고 이득, 좁은 주파수 대역의 오차증폭기 (E/A1)와, 저 이득, 넓은 주파수 대역의 오차증폭기 (E/A2)로 이루어지며, 두 오차증폭기를 병렬 구조로 설계해서 과도응답특성을 개선한다. 또한 슬루율을 높여주는 회로를 추가하여 회로의 과도응답특성을 개선하였다. 극점 불할 기법을 사용하여 외부 보상 커패시터를 온 칩 화하여 IC 칩 면적을 줄여 휴대기기 응용에 있어서도 적합하게 설계 하였다. 제안된 LDO 레귤레이터는 매그나칩/하이닉스 $0.18{\mu}m$ CMOS 공정을 사용하여 회로설계 하였고 칩은 $500{\mu}m{\times}150{\mu}m$ 크기로 레이아웃을 실시하였다. 모의실험을 한 결과, 2.7 V ~ 3.3 V의 입력 전압을 받아서 2.5 V의 전압을 출력하고 최대 100 mA의 부하 전류를 출력한다. 레귤레이션 특성은 100 mA ~ 0 mA에서 26.1 mV의 전압변동과 510 ns의 정착시간을 확인하였으며, 0 mA에서 100 mA의 부하 변동 시 42.8 mV의 전압 변동과 408 ns의 정착 시간을 확인하였다.

• 전자공학회논문지
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• 제50권12호
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• pp.63-70
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• 2013

본 논문은 외부 커패시터 없이 광범위 하게 높은 전원 공급 잡음 제거비(PSRR)을 갖는 선형 정류기(LDO)에 관한 것이다. 제안된 LDO는 높은 PSRR과 안정도를 유지하기 하기 위해 nested Miller 보상 기술을 사용하였고, 내부적으로 캐스코드(cascode) 보상과 전류버퍼(current buffer) 보상 기술을 사용하였다. 또한 외부의 부하 커패시터가 없기 때문에 외부 하드웨어 비용을 최소화 하였고, 제안된 보상 기법을 사용하여 내부에 작은 커패시터를 사용하고도 안정도를 확보할 수 있었다. 설계된 LDO는 2.5V~4.5V의 입력 전압을 받아서 1.8V의 전압을 출력하고 최대 10mA의 부하 전류를 구동할 수 있다. 일반 0.18um CMOS 공정을 이용하여 제작하였고 면적은 300um X 120um 이다. 측정된 PSRR은 DC일 때 -76dB, 1MHz일 때 -43dB를 만족한다. 동작 전류는 25uA를 소모한다.

• Transactions on Electrical and Electronic Materials
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• 제17권3호
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• pp.172-177
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• 2016

Miller feedback compensation is introduced in a low dropout regulator (LDO) in order to obtain a capacitor-free regulator and improve the fast transient response. The conventional LDO has a limited bandwidth because of the large-size output capacitor and parasitic gate capacitance in the power MOSFET. In order to obtain a stable frequency response without the output capacitor, LDO is designed with resistor-capacitor (R-C) compensation and this is achieved with a connection between the gain-stage and the power MOS. An R-C compensator is suggested to provide a pole and zero to improve the stability. The proposed LDO is designed with the 0.35 μm CMOS process. Simulation testing shows that the phase margin in the Bode plot indicates a stable response, which is over 100^o. In the load regulation, the transient time is within 55 μs when the load current changes from 0.1 to 1 mA.

• 센서학회지
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• 제19권1호
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• pp.25-30
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• 2010

This paper presents a low noise CMOS regulator for a low power capacitive sensor interface in a $0.5{\mu}m$ CMOS standard technology. Proposed LDO regulator circuit consist of a voltage reference block, an error amplifier and a new buffer between error amplifier and pass transistor for a good output stability. Conventional source follower buffer structure is simple, but has a narrow output swing and a low S/N ratio. In this paper, we use a 2-stage wide band OTA instead of source follower structure for a buffer. From SPICE simulation results, we got 0.8 % line regulation and 0.18 % load regulation.

• 전기전자학회논문지
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• 제21권2호
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• pp.154-157
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• 2017

본 논문에서는 하나의 입력 전압을 받아 두 개의 출력전압을 가지는 LDO 레귤레이터를 제안한다. 두 개의 출력은 각각의 피드백단을 갖는다. 또한 각각의 피드백 단은 서로 피드백 루프를 공유하며, 서로 피드백 루프를 공유 할 시 서로 미치는 영향을 최소화 하기 위하여 피드백 역할을 하는 PMOS를 추가하여 Load Transient Response를 완화 시켰다. 또한 하나의 바이어스 회로와 하나의 패스 트랜지스터를 사용함으로써 기존 두 개의 출력전압을 얻기 위해 두 개의 LDO 레귤레이터를 사용할 때 대비 면적이 절반으로 줄어들었다.

• Transactions on Electrical and Electronic Materials
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• 제18권5호
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• pp.257-260
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• 2017

In this paper, we present the design of a 4.5 V low dropout (LDO) voltage regulator implemented in the 130 nm CMOS process. The design uses a two-stage cascaded operational transconductance amplifier (OTA) as an error amplifier, with a body bias technique for reducing dropout voltages. PMOS is used as a pass transistor to ensure stable output voltages. The results show that the proposed LDO regulator has a dropout voltage of 32.06 mV when implemented in the130 nm CMOS process. The power dissipation is only 1.3593 mW and the proposed circuit operates under an input voltage of 5V with an active area of $703{\mu}m^2$, ensuring that the proposed circuit is suitable for low-power applications.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 추계학술발표논문집 1부
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• pp.378-381
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• 2010

본 논문에서는 LDO레귤레이터의 PSRR을 향상 및 전압가변 조정이 가능한 능동 Replica LDO 레귤레이터를 설계하였다. 일반적인 레귤레이터의 PSRR과 회로의 안정성 확보를 위해서 사용된 Replica회로의 경우, 안정된 동작을 유지하기 위해서는 DC 매칭이 이루어져야 한다. 본 논문에서는 능동 Replica LDO회로를 제안하였다. 제안된 회로는 CMFB회로에 의하여 DC 전위의 매칭이 이루어지도록 하였으며, 레귤레이터의 출력전압도 일정한 범위내에서 조정이 가능하다. 또한 HSPCIE시뮬레이션 결과, 제안된 능동 Replica LDO회로의 PSRR특성이 기존 LDO구조에 비하여 좋은 결과을 얻을 수 있음을 확인하였다.

• 전기전자학회논문지
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• 제19권4호
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• pp.506-513
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• 2015

본 논문에서는 외부 커패시터가 없는 low-dropout (LDO) 레귤레이터를 설계하였으며, 대기 전류는 $4.5{\mu}A$ 이다. 제안하는 LDO 레귤레이터는 정밀한 로드 레귤레이션과 빠른 응답 속도를 만족하기 위해 두 개의 증폭기를 사용 하였고, 높은 이득을 갖는 증폭기와 빠른 속도 및 높은 슬루율을 가지는 증폭기로 구성 되어 있다. 이와 함께 패스 트랜지스터의 게이트에 존재하는 큰 기생 커패시터에 전류를 빠르게 충 방전시키기 위해, 전류 부스팅 회로를 추가하였다. 이를 통해 부하 전류 변화 시 응답 시간을 향상 시키게 된다. 설계된 회로는 $0.11-{\mu}m$ CMOS 공정으로 제작되었다. 최대 200mA 의 부하 전류를 구동할 수 있으며, 출력 전압 변동은 260mV, 회복 시간은 $0.8{\mu}s$ 을 측정하였다.