• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 A
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• pp.551-553
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• 2002

The cubicle type GIS rated at 25.8kV has been designed and manufactured by Jinkwang E&C eacently with their own technologies and KERI's assistances. The C-GIS has been tested to check the design capability for reference before conducting the type test. The operating characteristics test, short time withstand current and peak withstand current test, basic short circuit test duty T60 for preconditioning test, cable charging current switching test, capacitor bank current switching test, basic short circuit test duty T100s and T100a, single phase earth fault test, double earth fault test has been conducted. The test results show that the design and the manufacturing of the C-GIS has an enough capability to pass through the type test except the occurrence of 2 NSDDs in the cable charging current switching test and the instability of opening time at the minimum operating voltage. The problems shown in the tests will be improved soon and the successful pass will be expected in the following type test.

• ETRI Journal
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• 제28권4호
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• pp.475-485
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• 2006

Network-on-chip (NoC) is an emerging design paradigm intended to cope with future systems-on-chips (SoCs) containing numerous built-in cores. Since NoCs have some outstanding features regarding design complexity, timing, scalability, power dissipation and so on, widespread interest in this novel paradigm is likely to grow. The test strategy is a significant factor in the practicality and feasibility of NoC-based SoCs. Among the existing test issues for NoC-based SoCs, test access mechanism architecture and test scheduling particularly dominate the overall test performance. In this paper, we propose an efficient NoC-based SoC test scheduling algorithm based on a rectangle packing approach used for current SoC tests. In order to adopt the rectangle packing solution, we designed specific methods and configurations for testing NoC-based SoCs, such as test packet routing, test pattern generation, and absorption. Furthermore, we extended and improved the proposed algorithm using multiple test clocks. Experimental results using some ITC'02 benchmark circuits show that the proposed algorithm can reduce the overall test time by up to 55%, and 20% on average compared with previous works. In addition, the computation time of the algorithm is less than one second in most cases. Consequently, we expect the proposed scheduling algorithm to be a promising and competitive method for testing NoC-based SoCs.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.85-95
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• 2015

Network-on-chip (NoC) has evolved to overcome the issues of traditional bus-based on-chip interconnect. In NoC-reuse as TAM, the test schedulers are constrained with the topological position of cores and test access points, which may negatively affect the test time. This paper presents a scalable hybrid test data transportation scheme that allows to simultaneously test multiple heterogeneous cores of NoC-based SoCs, while reusing NoC as TAM. In the proposed test scheme, single test stimuli set of multiple CUTs is embedded into each flit of the test stimuli packets and those packets are multicast to the targeted CUTs. However, the test response packets of each CUT are unicast towards the tester. To reduce network load, a flit is filled with maximum possible test response sets before unicasting towards the tester. With the aid of Verilog and analytical simulations, the proposed scheme is proved effective and the results are compared with some recent techniques.

• Geomechanics and Engineering
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• 제6권6호
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• pp.577-592
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• 2014

The methods for estimating in-situ hydraulic conductivity ($k_{hp}$) and coefficient of consolidation ($c_{hp}$) in the horizontal direction from piezocone penetration and dissipation test results have been investigated using test results at two sites in Saga, Japan. At the two sites the laboratory values of hydraulic conductivity ($k_v$) and coefficient of consolidation ($c_v$) in the vertical direction are also available. Comparing $k_{hp}$ with $k_v$ and $c_{hp}$ with $k_v$ values, suitable methods for estimating $k_{hp}$ and $c_{hp}$ values are recommended. For the two sites, where $k_{hp}{\approx}k_v$ and $c_{hp}{\approx}2c_v$. It is suggested that the estimated values of $k_{hp}$ and $c_{hp}$ can be used in engineering design.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.71-78
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• 2006

NoC 테스트는 온칩네트워크를 TAM으로 재사용하기 때문에 SoC 구조 기반의 여러 테스트 기법을 그대로 사용할 수가 없다. 본 논문에서는 네트워크 기반 TAM의 문제점을 크게 감소시킨 새로운 형태의 NoC 테스트 플랫폼을 소개하며 이를 이용한 NoC 테스트 스케줄링 알고리즘을 제안한다. 제안한 알고리즘은 SoC 테스트 용도로 개발된 rectangle packing 방식을 기반으로 효율적이고 체계적인 테스트 스케줄링이 가능하게 한다. ITC'02 벤치회로를 이용한 실험 결과 제안한 방법이 기존 방법에 비해 최대 $55\%$까지 테스트 시간을 줄일 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.65-73
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• 2007

본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP (Test Access Port) 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 있다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.93-100
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• 2008

본 논문에서는 NoC 기반 SoC의 테스트 시간을 감소시키기 위하여 NoC를 TAM으로 재활용하는 구조를 바탕으로 하는 새로운 형태의 스케줄링 알고리즘을 제안한다. 제안한 방식에서는 기존 연구된 NoC 테스트 플랫폼을 사용하여 스케줄링 문제를 rectangle packing 문제로 변환하고 이를 simulated annealing(SA) 기법을 적용하여 향상된 스케줄링 결과를 유도한다. ITC'02 벤치회로를 이용한 실험 결과 제안한 방법이 기존 방법에 비해 최대 2.8%까지 테스트 시간을 줄일 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.44-54
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• 2011

본 논문에서는 AMBA 기반 SoC의 코어 테스트 시간을 최소화 하는 것을 목표로 한다. 이를 위하여 테스트 대상 코어에 대해 병렬로 테스트를 수행하며 AMBA를 TAM으로 재사용 하는데 있어서 필요한 기술을 제안한다. 기능 테스트시의 AMBA 버스 제어를 위해 설계 된 TIC를 구조적 테스트 시의 제어에 재활용 하여 병렬 테스트의 제어에 필요한 추가 로직을 최소화 하였으며, 기능적 테스트를 수행할 수 있을 뿐만 아니라 구조적 테스트 시 병렬 테스트를 수행 할 수 있어서 SoC의 신뢰성 확보와 테스트 시간 단축에 기여 할 수 있다.

• 마이크로전자및패키징학회지
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• 제18권3호
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• pp.45-52
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• 2011

Flip Chip Ball Grid Array (FCBGA) 패키지의 솔더조인트 신뢰성을 평가하기 위한 방법으로는 다이 충격법, 다이 전단법, 3점 굽힘법, 열충격법 등이 활용된다. 본 연구에서는 솔더 접합부의 주요 고장메카니즘인 취성파괴를 확인하기 위한 방법으로 리플로우 상태, $85^{\circ}C$/85%RH 처리, $150^{\circ}C$/10hr 에이징의 처리한 후, 4가지 평가법으로 평가를 진행하여 파단모드를 분석하였다. 본 연구결과에서는 다이 충격법과 다이 전단법의 Good joint rate (GJR, %)는 리플로우 상태와 $85^{\circ}C$/85%RH처리에서 각각 89~91%와 100% 였으며, $150^{\circ}C$/10hr 에이징에서는 66%와 90%를 나타내었다. 3점 굽힘법과 열충격법의 GJR(%)는 3종류 샘플에서 모두 100%를 나타내어 변별력이 없었다. C4 솔더접합부의 신뢰성 평가법에 따른 GJR(%)의 변별력을 확인할 수 있는 방법은 die shock 과 die shear test였다.