• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.161-164
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• 2000

The architecture of microprocessor for a embedded system should be one that can perform more tasks with fewer instruction codes. The machine codes that high-level language compiler produces are mainly composed of specific ones, and codes that have small size are more frequently used. Extended Instruction Set Architecture (EISC) was proposed for that reason. We have designed pipe-line system for 64 bit EISC microprocessor. function level simulator was made for verification of design and instruction set architecture was also verified by that simulator. The behavioral function of synthesized logic was verified by comparison with the results of cycle-based simulator.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.357-360
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• 2001

As SOC design methodology becomes popular, processors, the essential core in embedded system are required to be designed fast and supported to customers with expansive behavior description. This paper presents new methodology to meet such goals with designer configurable instruction set simulator for processors. This paper proposes new language called PML(Processor Modeling Language), which is based on microprogramming scheme and is also successful in most behavior of processors. By using this, we can describe scalar processor very efficiently with by-far faster simulation speed in compared with HDL model.

• 한국시뮬레이션학회논문지
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• 제15권4호
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• pp.51-58
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• 2006

임베디드 소프트웨어의 디버깅은 일반 소프트웨어의 디버깅과는 많이 다르다. 예를 들어 임베디드 소프트웨어 디버깅에는 일반 소프트웨어의 디버깅에는 필요하지 않는 전력 소비량에 대한 정보, 실행된 명령어 분포에 대한 정보, 사용된 레지스터 분포에 대한 정보, 프로그램 수행 시 소요된 클럭 수에 대한 정보 등이 추가적으로 더 필요하다. 본 논문은 임베디드 소프트웨어가 수행되는 마이크로프로세서의 명령어 집합 시뮬레이터를 이용하여 임베디드 소프트웨어를 효과적으로 디버깅하는 새로운 방법을 제안한다. 본 연구에서는 국산 임베디드 마이크로프로세서인 SE1608의 명령어 집합 시뮬레이터를 기반으로 디버거를 개발하고 이를 사용하여 임베디드 소프트웨어 벤치마크 프로그램으로 많이 이용되는 MiBench 프로그램을 사용하여 임베디드 소프트웨어를 효과적으로 디버깅하는 보기를 제시한다. 본 연구에서 제시한 디버깅 방법은 기존의 디버깅 방법에 비하여 비교적 구현하기도 쉬우면서 많은 장점이 있는 것으로 판단된다.

• 한국통신학회논문지
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• 제32권9A호
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• pp.931-939
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• 2007

본 논문은 SMDL (Sogang Machine Description Language)을 이용한 DSP 프로세서용 인스트럭션 셋 시뮬레이터 자동 생성기 시스템의 설계에 관해 기술한다. SMDL은 DSP 어플리케이션에 최적화된 아키텍처를 포함한 임베디드 코어의 효율적 기술을 위한 머신 기술 언어로서, 구현된 인스트럭션 셋 시뮬레이터 자동 생성 시스템은 타겟 ASIP의 SMDL 기술을 입력으로 하여 인스트럭션들의 파이프라인 스테이지 별 행위 정보를 분석한 후 cycle-accurate 인스트럭션 셋 시뮬레이터를 C++ 파일로 자동 생성한다. 구현된 자동 생성 시스템의 검증을 위해 ARM9E-S, ADSP-TS20x와 TMS320C2x 아키텍처들을 SMDL로 기술하여 시뮬레이터들을 자동 생성하였으며, 생성된 시뮬레이터들을 이용하여 $4{\times}4$ 매트릭스 곱셈, 16비트 IIR 필터, 32비트 곱셈, 그리고 FFT에 연산에 대한 시뮬레이션을 수행하였다. 결과 생성된 시뮬레이터의 정확한 동작을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(3)
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• pp.55-58
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• 2000

To achieve high performance by exploiting instruction level parallelism(ILP) aggressively in superscalar processors, value prediction is used. Value prediction is a technique that breaks data dependences by predicting the outcome of an instruction and executes speculatively it's data dependent instruction based on the predicted outcome. In this paper, the performance of a hybrid value prediction scheme with dynamic classification mechanism is measured and analyzed by using execution-driven simulator for SPECint95 benchmark set.

• 전자공학회논문지B
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• 제32B권3호
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• pp.11-23
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• 1995

In this paper, a parallel pipelined processor model which acts as a small VLIW processor architecture and a scheduling algorithm for extracting instruction-level parallelism on this architecture are proposed. The proposed model has a dual-instruction mode which has maximum 4 basic operations being executed in parallel. By combining these basic operations, variable instruction set can be designed for various applications. The scheduling algorithm schedules basic operations for parallel execution and removes pipeline hazards by examining data dependency and resource conflict relations. In order to examine operation and evaluate the performance,a C compiler and a simulator are developed. By simulating various test programs with the compiler and the simulator, the characteristics and the performance result of the proposed architecture are measured.

• 한국멀티미디어학회논문지
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• 제14권3호
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• pp.462-470
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• 2011

재목적성(retargetability)은 아키텍처 정보를 정형화된 형식으로 기술하여 컴파일러, 시뮬레이터와 같은 소프트웨어 개발 도구(SDK)를 생성하는데 이용된다. 시뮬레이터는 임베디드 프로세서의 설계를 하드웨어로 구현하기 전에 아키텍처의 다양한 성능 확인과 개선을 위해 소프트웨어적으로 검증할 수 있는 중요한 하드웨어 및 소프트웨어 개발 도구이다. 이러한 시뮬레이터는 시스템의 기능 검증, 성능 측정, 전력 에너지 소비 측정 결과 등을 하드웨어 설계 과정에서 중요하게 활용한다. 이 논문에서는 에너지 소비 측정이 가능한 시뮬레이터를 ADL로부터 생성하기 위해 첫째 에너지 소비 측정 및 모니터링 요소를 ADL에 표현한다. 둘째, ADL 표현으로부터 에너지 측정 및 모니터링 시뮬레이션 라이브러리를 생성한 후 시뮬레이터인 RenenrgySim 을 구축한다. 마지막으로, MiPS R4000에 대한 ADL을 표현을 작성하여 에너지 소비 측정 결과를 제시한다. 이러한 연구는 모바일 임베디드 소프트웨어 개발 분야에서 소프트웨어적인 실험을 통해 효과적인 아키텍처 개발과 신속한 SDK 생성에 활용될 수 있다.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.83-90
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• 2004

본 논문은 메모리 크기의 제약을 많이 받는 내장형 마이크로프로세서의 문제를 해결하기 위해 32-bit 명령어와 24-bit, 16-bit 명령어를 혼합 사용하여 3가지 명령어 모드를 갖는 새로운 명령어 셋(X32V ISA)을 제안하였으며, 이를 기반으로 32-bit 5 stage pipeline RISC 마이크로프로세서를 설계하였다. 이를 검증하기 위해서 X32V ISA 전용 시뮬레이터를 이용하여 멀티미디어 프로그램의 프로그램 코드 사이즈를 산출하였다. 그 결과로 Light mode와 Ultra light mode는 Default mode에 비해 각각 최소 8%, 27%의 프로그램 코드 사이즈 감소를 확인하였으며, Xilinx FPGA를 이용하여 33MHz 동작 환경에서 X32V ISA의 모든 명령어 수행을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.117-120
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• 2001

This paper presents a HW/SW co-design environments and its validation for development of virtual component on the 32-bit RISC core which is used in the design of Information-Appliance-On-a-Chip. For the experimental environment, we developed the cycle-accurate instruction set simulator based on SE3208 RISC core of ADChips. To verify the function of RISC core at the cycle level, we implemented the verification environment by grafting this simulator on the Seamless CVE which is a commercial co-verification environment.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.221-228
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• 2005

In this work, our goal is to develop a fast and accurate power model of the ARM926EJ-S processor in the industrial design environment. Compared with existing work on processor power modeling which focuses on the power states of processor core, our model mostly focuses on the cache power model. It gives more than 93% accuracy and 1600 times speedup compared with post-layout gate-level power estimation. We also address two practical issues in applying the processor power model to the real design environment. One is to incorporate the power model into an existing commercial instruction set simulator. The other is the re-characterization of power model parameters to cope with different gate-level netlists of the processor obtained from different design teams and different fabrication technology.