• 한국산학기술학회논문지
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• 제16권12호
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• pp.8643-8648
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• 2015

본 논문은 Ka대역 위성통신 탑재체의 하향링크대역인 주파수 19.5 GHz ~ 22 GHz대역에서 사용가능한 8W급 전력증폭기를 3단으로 설계 및 제작하여 특성 평가한 과정을 기술하였다. 제작된 전력증폭기 GaN MMIC는 3단으로 구성된 HEMT(High Electron Mobility Transistor)들로 이루어 졌으며 증폭기의 첫 번째단 게이트 폭은 $8{\times}50{\times}2um$, 두 번째단 게이트폭은 $8{\times}50{\times}4um$, 마지막단인 출력단의 게이트 폭은 $8{\times}50{\times}8um$의 구조로 이루어 졌다. 0.15 um GaN 공정으로 제작된 전력 증폭기 MMIC의 사이즈는 $3,400{\times}3,200um^2$ 이고 주파수 19.5 GHz ~ 22 GHz대역에서 입력 전압 20 V 일 때, 소신호 및 대신호 측정 결과 소신호 이득 29.6 dB 이상, 입력정합 최소 -8.2 dB, 출력정합 -9.7 dB, 최소 39.1 dBm의 출력전력, 최소 25.3%의 전력 부가 효율을 나타내었다. 따라서 설계 및 제작된 전력증폭기 MMIC는 Ka대역 위성통신 탑재체의 하향링크에 사용이 가능할 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.14-21
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• 2011

본 논문에서는 LTE-Advanced, Software defined radio(SRD)등 4G 이동통신 핵심기술에 응용 가능한 10b 500MS/s $0.13{\mu}m$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 AD는 저전력 특성을 만족하기 위해 특별한 보정기법을 포함하지 않는 단일 채널 형태로 설계되었으며, 500MS/s의 고속 변환속도를 만족하기 위해 폴딩 신호처리 기법을 사용하였다. 또한 하위 7b ADC의 높은 folding rate(FR)을 극복하기 위해 cascaded 형태의 폴딩 인터폴레이팅 기법을 적용하였으며, 폴딩 버스에서 발생하는 기생 커패시턴스에 의한 주파수 제한 및 전압이득 감소를 최소화하기 위해 folded cascode 출력단을 갖는 폴딩 증폭기를 설계하였다. 제안하는 ADC는 $0.13{\mu}m$ lP6M CMOS 공정으로 설계되었으며 유효면적은 $1.5mm^2$이다. 시제품 ADC의 INL, DNL은 10b 해상도에서 각각 2.95LSB, 1.24LSB 수준으로 측정되었으며, 입력주파수 9.27MHz, 500MHz의 변환속도에서 SNDR은 54.8dB, SFDR은 63.4dBc의 특성을 보인다. 1.2V(1.5V)의 전원전압에서 주변회로를 포함한 전체 ADC의 전력소모는 150mW ($300{\mu}W/MS/s$)이다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.98-106
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• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.

• 한국항공우주학회지
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• 제41권11호
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• pp.891-899
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• 2013

본 논문에서는 전투기 주구조물에 적용할 수 있는 안테나 내장 스킨구조(CLAS)의 새로운 시험평가 절차를 제시하였다. 대수 주기 패치형 안테나를 통신항법용 다중대역 안테나로 설계하였다. 탄소/유리 섬유 강화 적층 복합재(CFRP/GFRP)를 공력하중을 지지하기 위한 구조로 사용하고 안테나 성능 향상을 위해 하니컴 층을 적층하였다. 여러 재질로 구성된 다층구조의 안테나 내장 스킨구조를 고온의 오븐에서 경화하였다. 내장된 안테나의 이득, 전압 정재파비, 방사패턴을 0.15GHz~2GHz 주파수 범위에서 무반향 챔버시설을 이용하여 측정하였다. 안테나 내장 스킨구조의 구조강도를 평가하기 위하여 인장, 전단, 피로, 충격 하중을 부가하는 구조시험을 수행하였다. 각각의 구조시험 후에 안테나 성능시험을 수행하여 초기 값과 비교하므로써 구조시험이 안테나에 미치는 영향을 확인하였다. 새로 개발한 안테나 내장 스킨구조 시험평가 절차를 통신항법용 CLAS에 적용하여 설계개선이 필요한 점을 발견하였다.

• 한국산학기술학회논문지
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• 제10권12호
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• pp.3587-3593
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• 2009

최근 태양광 시스템에서는 기존의 태양광 시스템을 계통과 전원으로 상호 접속하는 것에 대한 연구에 관심이 모아지고 있다. 단상, 삼상 시스템에 관계없이 태양광 시스템에서 태양광 인버터는 계통연계 동작에 중요한 역할을 하기 때문에 전체 시스템에서 핵심요소로 고려된다. 태양광 인버터를 제어하기 위해서는 부하 전류 조절이 핵심요소 중 하나이다. 일반적으로 태양광 인버터에서 이용되는 PI 제어기는 정상상태 오차와 왜란에 취약하다는 단점을 가지고 있기 때문에 실제 시스템에 완벽하게 적용하기에는 무리가 있다. 특히, 이는 고주파영역에서의 PI와 PR 제어기의 성능을 비교해보면 알 수 있다. 이 논문에서 제시된 PR 제어기는 무한 이득을 교류 기본파 성분에 넣을 수 있기 때문에 PR 제어기는 회전좌표계의 PI 제어기에서 사용되는 디커플링 기법과 복잡한 변환 없이 제로 정상상태오차에 도달할 수 있다. 그렇기 때문에 이 논문에서는 PI 제어기를 대체하는 이론적 분석을 통해 PR 제어기를 설계하였다. 논문에 제시되어 있는 이론을 바탕으로 한 PR 제어기를 고정 소수점 연산방식의 32비트 마이크로컨트롤러 DSP320F2812를 기반으로 한 3kW 프로토타입 태양광 인버터에 적용, 평가하였다. 또한 태양광 인버터의 제어 성능을 시뮬레이션과 실험결과를 통하여 보여주고 검증하였다.

• 한국산학기술학회논문지
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• 제11권8호
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• pp.2968-2974
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• 2010

태양광 인버터는 계통과 태양광 시스템 사이의 공통 접속점에 고조파, 플리커, 고주파 노이즈가 없는 고품질 전력을 공급하는 핵심적인 역할을 한다. 일반적으로 비례-적분 (PI: Proportional Integral) 제어기는 정상상태 오차와 낮은 외란 제거 능력으로 인하여 교류 계통에서 만족할만한 성과를 얻지 못하나, 현장에서 이득 설정이 용이하므로 일반적으로 전압형 인버터 (VSI)에서 이용된다고 알려져 있다. 이 논문에서는 산업계에서 일반적으로 사용되는 비례-적분 제어기와 교류 계통의 상용주파수에서의 무한대의 이득 값을 가지며, 정상상태 에러 발생을 제거하며, 정지 좌표계에서 구현할 수 있는 비례-이득 (PR: Proportional Resonant) 제어기의 동작 원리, 설계 기법 등을 비교 분석하였다. PI와 PR 제어기의 분석 결과를 시뮬레이션과 실험을 통하여 그 타당성을 증명하였다. 두 제어기는 32-비트 고정소수점 연산을 하는 TMS320F2812 DSP 프로세서를 이용하여 구현하였고, 3kW 실험용 프로토타입 태양광 인버터를 제작하여 그 성능을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.126-142
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• 2016

This paper presents a wide-frequency-range, low-power transceiver with an automatic impedance-matching calibration for TV-white-space (TVWS) application. The wide-range automatic impedance matching calibration (AIMC) is proposed for the Drive Amplifier (DA) and LNA. The optimal $S_{22}$ and $S_{11}$ matching capacitances are selected in the DA and LNA, respectively. Also, the Single Pole Double Throw (SPDT) switch is integrated to share the antenna and matching network between the transmitter and receiver, thereby minimizing the systemic cost. An N-path filter is proposed to reject the large interferers in the TVWS frequency band. The current-driven mixer with a 25% duty LO generator is designed to achieve the high-gain and low-noise figures; also, the frequency synthesizer is designed to generate the wide-range LO signals, and it is used to implement the FSK modulation with a programmable loop bandwidth for multi-rate communication. The TVWS transceiver is implemented in $0.13{\mu}m$, 1-poly, 6-metal CMOS technology. The die area of the transceiver is $4mm{\times}3mm$. The power consumption levels of the transmitter and receiver are 64.35 mW and 39.8 mW, respectively, when the output-power level of the transmitter is +10 dBm at a supply voltage of 3.3 V. The phase noise of the PLL output at Band 2 is -128.3 dBc/Hz with a 1 MHz offset.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.