• 한국정보통신학회논문지
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• 제12권11호
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• pp.2045-2049
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• 2008

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 High Profile Intra Prediction을 구조를 제안한다. 설계된 모듈은 한 매크로 블록 당 최대 306 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 13.2로부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계된 회로를 검증하였다. 우리는 Hardware cost를 줄이기 위하여 plan mode를 제거 하였고, SAD 계산 방법과 8 pixel 병렬처리 등을 사용하여 Hardware cost와 cycle을 줄이는 방법을 채택하였다. 제안된 회로는 Full HD1080@fps 영상을 133MHz clock에서 동작시킬 수 있으며, 합성결과 TSMC 0.18um 공정에 램 포함 25만gate크기 이다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2010년도 추계학술대회
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• pp.114-116
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• 2010

고해상도의 고품질 비디오 서비스가 보편화됨에 따라 최근 초고해상도(UHD: Ultra HD) 비디오 부호화 연구가 진행되고 있으며, 향후 융합환경에서의 HD 및 UHD 비디오를 동시에 제공하기 위하여 초고해상도에 적합한 스케일러블 비디오 부호화도 진행될 것으로 예상된다. 본 논문에서는 UHD/HD 비디오를 제공하기 위한 H.264/SVC의 확장 부호화 기법으로, 현재 표준화가 진행 중인 HEVC(High Efficiency Video Coding)의 대표적인 부호화 툴인 Large Block 개념을 적용한 SVC 부호화 기법을 제시하고 그 성능을 분석한다. 실험결과 Large Block을 적용한 SVC가 기존의 SVC에 비하여 17% 정도의 부호화 이득이 있음을 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2012년도 하계학술대회
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• pp.356-357
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• 2012

본 논문에서는 Full-HD 영상에서 사용되는 H264/AVC의 정수 단위 고속 움직임 예측 방법을 제안한다. 제안되는 알고리즘에서는 다중 해상도 고속 움직임 예측 기법에 기반을 두어 두 계층이 각기 탐색된다. 낮은 해상도의 계층에서는 움직임 벡터 예측자를 중심으로 좁은 탐색 영역을 2 단계로 탐색하여 최적의 점을 찾는다. 높은 해상도의 계층에서는 4 단계로 탐색을 하여 탐색점의 개수를 줄인다. 그리고 두 계층에서 각기 구해진 탐색점들의 비용을 비교하여 매크로블록의 최종 움직임 벡터를 구한다. 시뮬레이션 결과에서는 기존의 연구 결과보다 JM을 기준으로 BD-Rate는 1.55 % 높았고, BD-PSNR은 0.05 dB 낮아진데 비해 시간은 63% 만큼 감소하여 높은 속도를 낼 수 있었다.

• 방송과미디어
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• 제15권4호
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• pp.9-22
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• 2010

최근 full-HD 3D 방송, UD(ultra-definition) 영상 서비스, mobile device 향 양방향 HD급 화상통신 등 기존 영상 서비스의 품질을 월등히 향상시키고자 하는 연구들이 진행되고 있다. 본 기고에서는 기존 H.264/AVC 영상 압축 표준의 성능을 2배 이상 향상시키는 것을 목표로 진행 중인 새로운 차세대 영상 압축 표준인 HEVC(high-efficiency video coding; MPEG-H/H.265)의 표준화 동향을 소개한다. 또한, 현재 HEVC test-model (HM) version 1을 구성하고 있는 요소 기술들을 결정하기 위해 진행되었던 성능 평가 과정에 대해 간략하게 소개하고, 마지막으로 HM의 전반적 구성 및 현재 성능 수준에 대한 평가결과를 보인다.

• 대한전자공학회논문지SP
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• 제48권3호
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• pp.106-111
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• 2011

본 논문은 H.264나 MPEG4등, 다양한 영상압축 코덱을 지원할 수 있는 ME ASIP의 전용 IME 명령어와 재구성 가능한 하드웨어 구조를 제안한다. 제안하는 전용의 명령어와 하드웨어 가속기는 HD급의 고화질 영상을 지원할 수 있는 성능을 가지고 있다. 제안하는 IME명령어는 다수의 병렬 연산과 패턴 정보를 이용한 연산기 제어를 통하여 전역탐색을 비롯한 각종 고속 탐색 알고리즘을 지원한다. 제안한 하드웨어 구조는 256개의 Processor Elements로 구성되어 있는 Processor Element Group (PEG) 하나당 77,860 게이트를 가진다. 16개의 PEG로 구성된 ASIP은 160MHz의 동작 주파수를 가지고 있으며, HD급 1080p의 해상도를 가지는 영상을 실시간으로 동작 시킬 수 있다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.58-65
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• 2011

본 논문은 H.264/AVC, MPEG4 등, 다양한 영상압축 코덱을 지원할 수 있는 ME ASIP (Application-specific Instruction Processor)의 정화소 움직임 추정 전용 명령어와 재구성 가능한 하드웨어 구조를 제안한다. 제안하는 전용의 명령어와 하드웨어 가속기는 HD급의 고화질 영상을 지원할 수 있는 성능을 가지고 있다. 제안하는 정화소 움직임 추정 명령어는 다수의 병렬 연산과 패턴 정보를 이용한 가변 포인트 2D SAD 연산기 구조를 통하여 전역탐색을 비롯한 각종 고속 탐색 알고리즘을 지원한다. 이를 위한 하드웨어 구조는 128개의 Processor Elements (PEs)로 구성되어 있는 Processor Element Group (PEG) 하나당 25,500 게이트를 가진다. 제안하는 ASIP은 Synopsys 사의 Processor Designer 로 검증하였고, Design Compiler를 이용 IBM 90nm 공정으로 합성하였다. 그 결과 제안하는 ASIP의 하드웨어 사이즈는 453K 게이트였으며, 동작 주파수는 188MHz로 HD급 1080p의 해상도를 가지는 영상을 실시간으로 동작 시킬 수 있다. 본 논문은 기존 2D SAD ASIP에 비하여 하드웨어 사이즈 측면에서 26%, 연산 속도 측면에서 평균 18%의 성능 향상을 보인다.

• 인터넷정보학회논문지
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• 제13권1호
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• pp.57-63
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• 2012

최근, 초고속 인터넷망의 발전으로 실시간으로 화상회의 시스템 구축이 가능하게 되었다. 아직도 SD 급의 소프트웨어 코덱을 사용한 화상시스템이 존재하며 모바일 시스템을 이용한 양 방향 시스템이 있지만 대부분 화상시스템으로 영상만 주고받는 실정이다. 본 연구에서는 HD 웹-캠을 사용하여 양 방향 실시간 방송교육 시스템을 구축하고 모바일 시스템에서도 동시에 청취 가능한 시스템을 개발했다. 이를 위해 H.264 표준 영상 압축 기술을 이용한 고대역 압축 기술을 적용하였고, 스마트폰 방송을 위한 스트리밍 서버를 개발하여 적용했다. 영상공유, 문서, 웹-공유가 실시간으로 가능하게 되었다. 또한, WiFi 존에서 사용되는 사설 IP를 언제 어디서나 사용 가능하게 공인 IP로 변환 가능한 기술인 IP 터널링 기술을 적용했다.

• 방송공학회논문지
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• 제13권5호
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• pp.622-635
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• 2008

최근에 H.264/AVC 표준을 이용하는 HDTV, IPTV와 같은 고화질 멀티미디어 서비스가 증가하고 있다. 이러한 고화질의 멀티미디어 서비스를 편리하게 이용하기 위해 축소 영상을 이용한 기술이 요구 된다. 그러나 H.264/AVC는 인트라 예측을 사용하기 때문에 종래 표준에 적용되던 주파수 공간에서 축소 영상을 추출하는 방법을 적용할 수 없다. 따라서 H.264/AVC 인트라 프레임으로부터 축소 영상을 주파수 공간에서 추출할 수 있는 방법이 제안되었다. 그러나 인트라 예측의 반올림 오차와 정수연산과 부동소수점 연산 사이에서의 불일치 문제로 인하여 썸네일의 화질을 저하시키는 문제점이 있다. 본 논문에서는 H.264/AVC 비트스트림으로부터의 썸네일 추출법에 대한 보상 방법을 제안한다. 제안하는 방법에서는 썸네일 추출 시 발생하는 오차에 대하여 분석하고, 통계적 모델을 통해 보상값을 제시한다. 실험결과를 통해 D1급 또는 HD급 영상에서 썸네일 영상의 화질을 효과적으로 보상함을 확인할 수 있으며, 속도 저하는 무시할 수 있다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.53-60
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• 2009

H.264/AVC 코덱에 사용되는 움직임 추정은 다중 참조 프레임과 다양한 가변 블록을 이용하기 때문에 복잡하고 많은 연산을 필요로 한다. 본 논문에서는 이러한 문제를 해결하기 위해 다중 참조 프레임 선택, 블록 매칭, 블록 모드 결정, 움직임 벡터예측을 고속으로 처리하는 방법을 바탕으로 동작 속도가 빠른 정수 화소 움직임 추정 회로 구조를 제안한다. 또한 부화소 움직임 추정을 위한 고성능 보간 회로 구조도 제안한다. 제안한 회로는 Verilog HDL을 이용하여 RTL로 기술하였고, 130nm 표준 셀 라이브러리를 이용하여 합성하였다. 정수 화소 움직임 추정 회로는 77,600 게이트와 4개의 $32\times8\times32$-비트 듀얼-포트 SRAM으로 구현되었고 최대 동작 주파수는 161MHz이며 D1(720$\times$480)급 칼라 영상을 1초에 51장 까지 처리할 수 있다. 부화소 움직임 추정 회로는 22,478 게이트로 구현되었고 최대 동작주파수 200MHz에서 1080HD(1,920$\times$1,088)급 칼라 영상을 1초에 69장 까지 처리할 수 있다.

• 전기전자학회논문지
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• 제17권4호
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• pp.418-427
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• 2013

본 논문에서는 H.264/AVC 비디오 코덱용 디블록킹 필터의 병렬 알고리즘을 제안한다. 디블록킹 필터는 BS(boundary strength)에 따라 다른 필터 연산을 수행하며, 각 필터 연산은 다양한 조건 연산을 필요로 한다. 또한 각 경계면의 연산 순서가 정해져 있기 때문에 병렬 처리가 쉽지 않다. 본 논문에서 제안하는 디블록킹 필터 알고리즘은 최근에 소개된 1-D CGRA (coarse grained reconfigurable architecture)인 PRAGRAM (pipelined reconfigurable arrays with assistant manager groups)에서 처리된다. 디블록킹 필터 연산은 PRAGRAM의 단방향 파이프라인 PE 배열 구조를 이용하여 각 필터 연산을 고속으로 수행하고, dynamic reconfiguration 및 conditional reconfiguration을 이용하여 필터 선택과 조건 연산을 효율적으로 처리한다. 디블록킹 필터의 병렬 알고리즘은 매크로블록 당 225 사이클을 소요한다. 이는 동작주파수 150 MHz에서 full HD급 영상을 처리할 수 있는 성능이다.