• 전기전자학회논문지
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• 제21권2호
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• pp.170-173
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• 2017

본 연구에서는 Al, Mo 및 Pt 금속 물질을 a-IGZO 박막트랜지스터의 게이트 전극으로 플라스틱 기판 위에 형성하여 제작하고, 게이트 물질에 따른 전기적 특성을 측정하였다. Al 게이트 전극에 비해 Pt 게이트 전극을 사용한 박막트랜지스터의 문턱전압은 -4.1V에서 -0.3 V까지 감소하였고, 전하이동도는 $15.8cm^2/V{\cdot}s$에서 $22.1cm^2/V{\cdot}s$ 로 향상되었다. 게이트 전극에 따른 박막트랜지스터의 문턱전압 이동은 전극의 일함수와 채널층의 페르미 에너지 차이로 인한 영향이라는 것을 확인 할 수 있었다. 또한, 채널 물질의 페르미 에너지를 고려하였을 경우에 Pt 게이트 전극이 박막트랜지스터의 전기적 특성 면에서 적합한 물질로 확인되었다. 추가적으로 Mo 게이트 전극을 사용한 박막트랜지스터에 대한 특성도 본 논문에서 다룬다.

• 전자공학회논문지A
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• 제33A권12호
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• pp.77-82
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• 1996

The breakdown characteristics of metal-oxide-semiconductor(MOS) capacitors fabricated by Al, polysilicon, and tungsten polycide gate electrodes onto gate oxide was evaluated by time zero dielectric breakdwon (TZDB). The average breakdown field of the gate oxide with tungsten polycide electride was lower than that of the polysilicon electrode. The B model (1~8MV/cm) failure of the gate oxide with tungsten polycide electrode was increased with increasing annealing temperature in the dry $O_{2}$ ambient. This is attributed ot fluorine and tungsten diffusion from thungsten silicide film into the gate oxide, and stress increase of tungsten polcide after annealing treatment.

• 폴리머
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• 제35권4호
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• pp.370-374
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• 2011

폴리아닐린(polyaniline, PANI) 전도성 고분자 용액을 camphorsulfonic acid(CSA)로 도핑하여 제조하였고 FTIR을 이용하여 고분자 중합 및 도핑유무를 확인하였다. 제조된 폴리아닐린을 스핀 코팅하여 유기박막 트랜지스터의 게이트 전극으로 사용하였으며, 열처리 온도변화에 따른 전기 전도도 변화를 4-probe measurement로 확인하였다. 또한 표면 특성을 이해하기 위해 atomic force microscope(AFM)와 optical microscope를 이용하였다. 폴리아닐린 게이트전극을 활용하여 얻은 유기박막 트랜지스터의 소자성능은 최고 이동도가 0.15 $cm^2$/Vs, 전류점멸비가 $2.4{\times}10^6$임을 확인하였다. 고분자 전극의 소지특성을 비교분석하기 위해, 같은 구조의 Au 전극소자를 제작하였다. Au 금속전극소자와 유사한 성능을 보인 폴리아닐렌 게이트 전극 소자는 플렉서블 유기박막 트랜지스터 전극으로 충분히 사용될 수 있다.

• Progress in Superconductivity
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• 제3권1호
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• pp.74-77
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• 2001

We have fabricated a high-Tc superconductive transistor with polyvinylidene fluoride (PVDF) gate electrode on MgO bicrystal Josephson junction by spin-coating method. The PVDF ferroelectric film is found to be suitable fur a gate electrode of the superconductive transistor since it has not only small leakage current but also high dieletric constant at low temperature. For the application of superconducting-FET, we investigated millimeter wave properties (60 GHz band) of the Josephson junction with PVDF gate electrode.

• Transactions on Electrical and Electronic Materials
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• 제3권1호
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• pp.4-8
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• 2002

The typical mold method for FED (field emission display) fabrication is used to form a gate electrode, a gate oxide layer, and emitter tip after fabrication of a mold shape using wet-etching of Si substrate. However, in this study, new mold method using a side wall space structure was developed to make sharp emitter tips with the gate electrode. In new method, gate oxide layer and gate electrode layer were deposited on a Si wafer by LPCVD (low pressure chemical vapor deposition), and then BPSG (Boro phosphor silicate glass) thin film was deposited. After then, the BPSG thin film was flowed into the mold at high temperature in order to form a sharp mold structure. TiN was deposited as an emitter tip on it. The unfinished device was bonded to a glass substrate by anodic bonding techniques. The Si wafer was etched from backside by KOH-deionized water solution. Finally, the sharp field emitter array with gate electrode on the glass substrate was formed.

• 조명전기설비학회논문지
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• 제18권4호
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• pp.22-27
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• 2004

새로 제안된 기체방전 AND gate를 3전극 면방전 AC PDP에 적용하기 위하여 DC-AC floating 방전을 사용한 어드레스 방전 특성을 해석하였다. 실험결과 Y 전극을 floating 전극으로 한 floating 방전을 이용하여 어드레스 방전을 개시시킬 수 있었으며 표시방전을 유지시킬 수 있었다. 또한 floating 방전과 타이밍을 일치시켜 보조전극에 DC 프라이밍 방전을 일으켜 줌으로써 floating 방전 공간에 공간전하를 충분히 공급해 주어 그 결과 데이터 전압을 100(V)까지 낮출 수 있었다. 이 DC-AC floating 방전을 사용한 구동방식은 100(V)의 어드레스 동작마진을 얻을 수 있었다.

• Transactions on Electrical and Electronic Materials
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• 제14권1호
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• pp.28-31
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• 2013

A volcano shaped gated Si-FEA (silicon field emitter array) was simply fabricated using sputtering as a gate electrode deposition and lift-off for the removal of the oxide mask, respectively. Due to the limited step coverage of well-controlled sputtering and the high aspect ratio in Si dry etch caused by high RF power, it was possible to obtain Si FEAs with a stable volcano shaped gate structure and to realize the restriction of gate leakage current in field emission characteristics. For 100 tip arrays and 625 tip arrays, gate leakage currents were restricted to less than 1% of the anode current in spite of the volcano-shaped gate structure. It was also possible to keep the emitters stable without any failure between the Si cathode and gate electrode in field emission for a long time.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2001년도 학술대회논문집
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• pp.39-46
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• 2001

The plasma display panel with the electrode structure of new discharge AND gate was developed and the driving system for experiment was developed. And discharge AND gate operation was verified. Discharge AND gate operated by the operation speed of 8$mutextrm{s}$ and the operation margin of 20V. It was known to be able to control the discharge of the adjoining scan electrode accurately. Because this method uses the DC discharge, the control of the discharge can be facilitated compared with conventional discharge AND gate. Moreover, because the imput discharge and the output discharge of AND gate are separate, the display discharge can be prevented from passing AND gate. Therefore, it is possible to apply to the large screen plasma display. And the decrease of contrast ratio does not occur because the scanning electrical discharge does not influence the picture quality.

• 공업화학
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• 제20권1호
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• pp.99-103
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• 2009

반도체 소자의 실리콘 게이트 전극 식각공정은 산화막에 대한 높은 식각 선택비와 정확한 식각형상 제어 등의 공정요구 조건을 충족시키기 위해 고밀도 플라즈마 식각공정을 사용하나 식각 후 notching이 발생되는 문제점을 보이고 있다. 특이하게 도핑 되지 않은 비정질 실리콘을 게이트 전극 물질로 사용한 경우 발생된 notching의 위치가 가장 외곽에 위치한 게이트 전극선의 바깥쪽에서 주로 발생되는 것이 관찰 되었다. 본 연구에서는 $Cl_2/HBr/O_2$의 식각기체 구성으로 notching 발생이 식각변수들에 따라 받는 경향성을 파악하고, 식각장치 내에서 실리콘 기판에 도달하는 식각 이온들의 진행경로를 분석하였다. 주 원인은 플라즈마 내의 식각 활성종 이온들이 대전효과에 의하여 궤적의 왜곡이 일어나 notching 현상이 발생되는 것으로 파악되었다. 이 결과를 바탕으로 도핑 되지 않은 비정질 실리콘 게이트 식각에서 발생하는 notching의 형성기구를 정성적으로 설명하였다.

• 한국전기전자재료학회논문지
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• 제19권9호
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• pp.808-812
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• 2006

In this dissertation, Ru-Zr metal gate electrode deposited on two kinds of dielectric were formed for MOS capacitor. Sample co-sputtering method was used as a alloy deposition method. Various atomic composition was achieved when metal film was deposited by controlling sputtering power. To study the characteristics of metal gate electrode, C-V(capacitance-voltage) and I-V(current-voltage) measurements were performed. Work function and equivalent oxide thickness were extracted from C-V curves by using NCSU(North Carolina State University) quantum model. After the annealing at various temperature, thermal/chemical stability was verified by measuring the variation of effective oxide thickness and work function. This dissertation verified that Ru-Zr gate electrodes deposited on $SiO_{2}\;and\;ZrO_{2}$ have compatible work functions for NMOS at the specified atomic composition and this metal alloys are thermally stable. Ru-Zr metal gate electrode deposited on $SiO_{2}\;and\;ZrO_{2}$ exhibit low sheet resistance and this values were varied with temperature. Metal alloy deposited on two kinds of dielectric proposed in this dissertation will be used in company with high-k dielectric replacing polysilicon and will lead improvement of CMOS properties.