• 대한전자공학회논문지SD
• /
• 제41권8호
• /
• pp.17-24
• /
• 2004

Density-gradient 방법을 이용하여 게이트의 양자효과가 double-gate MOSFET의 단채널 효과에 미치는 영향을 2차원으로 분석하였다. 게이트와 sidewall 산화막 경계면에서 발생하는 2차원 양자공핍 현상에 의하여 게이트 코너에 큰 전하 다이폴이 형성되며 subthreshold 영역에서 다이폴의 크기가 증가하고 classical 결과에 비하여 전자 농도와 전압 분포가 매우 다름을 알 수 있었다. Evanescent-nude분석을 통하여 게이트의 양자효과가 소자의 단채널 효과를 증가시키며 이는 기판에서의 양자효과에 의한 영향보다 크다는 것을 확인하였다. 양자효과에 의하여 게이트 코너에 형성되는 전하 다이폴이 단채널 효과를 증가시키는 원인임을 밝혔다.

• 한국농공학회논문집
• /
• 제54권3호
• /
• pp.133-139
• /
• 2012

Dynamic characteristic of lift gate supported by plane truss is studied by a model test scaled with the ratio of 1 : 31.25 in the four major rivers project. The vibrations of gate supported by the plane truss is assessed in comparison with those of gate supported by the space truss which was tested formerly. The gate model is made of acryl panel and calibrated by lead. A model test is conducted under the different gate opening and upstream water levels conditions in the concrete test flume dimensioned 1.6 m in width, 0.8 m in height and 24 m in length. In order to verify the model, natural frequencies of the model gate are measured, and compared with the numerical results. The vibrations of gate model supported by the plane truss in opening height of 1.0 cm~2.0 cm shows greater than one supported by the space truss. It is found that the gate model supported by the plane truss is less desirable than one supported by the space truss. thus, the latter type of gate model is requested to design.

• 한국지하수토양환경학회지:지하수토양환경
• /
• 제28권3호
• /
• pp.1-11
• /
• 2023

Permeable reactive barrier (PRB) is a prominent in-situ remedial option for cleanup of contaminated groundwater and has been gaining increasing popularity in recent years. Funnel-and-gate systems, comprised of two side wings of impermeable walls and a central gate wall, are frequently implemented in many sites, but often suffers from bypassing of groundwater due to the progressive clogging of the gate wall over extended period of time. This study investigated technical feasibility of a hybrid funnel-and-gate system designed to address the flow deterioration in the gate wall. The key attribute of the proposed hybrid system is the operation of drainage units at the barrier walls and rear end of the gate wall. A conceptual modeling with MODFLOW indicated the groundwater inside the barrier was maintained at appropriate level to be guided toward the gate wall, yielding constant discharging of groundwater from the gate.

• 마이크로전자및패키징학회지
• /
• 제27권1호
• /
• pp.31-35
• /
• 2020

원자층 증착법(ALD: atomic layer deposition)으로 성장된 ZnO n-type 산화물반도체를 이용하여 three terminal memristor (memtransistor) 소자를 제작하여 습도에 따른 그 특성을 관찰하였다. 40 nm 두께의 ZnO 박막을 이용하여 channel width 70 ㎛, length 5 ㎛, back gate 구조의 memtransistor 소자를 제작하여 습도에 (40%, 50%, 60%, 70%) 따른 gate tunable memristive 특성변화를 관찰하였다. 습도가 높아질수록 electron mobility와 gate controllability가 감소하여 수소도핑효과에 의한 carrier 농도가 증가하는 거동의 output curve가 관찰되었다. 60%, 70%의 습도에서 memristive 거동이 관찰되었으며 습도가 높아질수록 on/off ratio는 증가하는 반면 gate controllability가 감소하였다. 60% 습도에서 가장 우수한 특성의 gate tunable memristive 특성을 얻을 수 있었다.

• 한국진공학회지
• /
• 제5권4호
• /
• pp.327-332
• /
• 1996

Tungsten(W) polycide gate 구조에서 $WSi_x$의 두께가 증가하면 열처리 공정 후 Gate oxide의 두께가 증가하며, 전기적 신뢰도가 열화 되는 현상이 발생한다. 이러한 특성 열화를 일으키는 지배적인 요인은 $WSi_x$ 증착 공정 중 유입되어 후속 열 공정에 의하여 gate oxide로 환산되는 fluorine인 것으로 밝혀졌다. 이러한 현상을 규명하기 위하여 fluorine ion implantation된 poly Si과의 특성을 비교하였으며, SIMS 및 단면 TEM을 이용한 미세 구조 연구를 실시하였다. 그러나 $WSi_x$의 두께가 600$\AA$ 이상부터는이러한 특성 열화가 포화되는 현상이 관찰되었다. 600$\AA$ 이상의 $WSi_x$ 두께에서는 미세 구조가 표면이 거칠고, porous한 phase로 구성된 상부 구조와 비교적 dense하고, 매끈한 계면 상태를 갖는 하부 구조로 이루어졌으며, porous한 표면 부위는 후속 열공정 중 oxygen-rich한 phase로 변하여 fluorine을 포획하여 oxide로의 확산을 억제하여 특성 열화가 포화되는 것으로 해석되었다.

• 한국정보통신학회논문지
• /
• 제7권2호
• /
• pp.263-268
• /
• 2003

본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET 구조를 조사하였다. MG가 50nm일 때 최적의 SG 전압은 약 3V임을 알 수 있었고, 각각의 MG에 대한 최적의 SG 길이는 약 70nm임을 알 수 있었다. DG MOSFET는 매우 작은 문턱 전압 roll-off 특성을 나타내고, 전류-전압 특성곡선에서 VMG=VDS=1.5V, VSG=3V인 곳에서 포화전류는 550$\mu\textrm{A}$/m임을 알 수 있었다. subthrehold slope는 82.6㎷/decade, 전달 컨덕턴스는 l14$\mu\textrm{A}$/$\mu\textrm{m}$ 그리고 DIBL은 43.37㎷이다 다중 입력 NAND 게이트 로직 응용에 대한 이 구조의 장점을 조사하였다. 이때, DG MOSFET에서 41.4GHz의 매우 높은 컷오프 주파수를 얻을 수 있었다.

• 조명전기설비학회논문지
• /
• 제16권1호
• /
• pp.13-19
• /
• 2002

새로운 방전 AND gate를 가지는 플라즈마 디스플레이 패널이 제안되었고 이를 검증하기 위한 구동 회로 시스템이 개발되었다. 그리고 방전 AND gate의 동작이 검증되었다. 방전 AND gate는 8$\mu\textrm{s}$의 동작속도와 20V의 동작마진을 가지고 동작하였으며 인근 주사라인의 방전을 정확히 제어할 수 있다는 것을 알았다. 이 방식은 직류 방전을 사용함으로 종래의 방전 AND gate에 비해 손쉽게 방전을 제어할 수가 있다. 더구나 AND gate의 입력방전과 출력방전이 분리되어 동작하기 때문에 디스플레이 방전이 AND gate를 통과하는 것을 방지할 수 있다. 그러므로 대화면 플라즈마 디스플레이에의 적용이 가능하고 주사방전이 화질에 영향을 주지 않으므로 명암비의 저하가 일어나지 않는다.

• 한국정보통신학회논문지
• /
• 제16권6호
• /
• pp.1266-1272
• /
• 2012

게이트 길이와 폭이 다른 InGaZnO 박막 트랜지스터를 제작하고 소자의 크기에 따른 문턱전압과 음의 게이트 전압 스트레스 후의 소자 특성 저하에 관한 연구를 수행하였다. 게이트 길이가 짧은 소자는 문턱전압과 문턱전압 아래의 기울기 역수가 감소하였고 채널 폭이 작은 소자는 문턱전압이 증가 하였다. 음의 게이트 전압 스트레스 후에는 전달특성 곡선이 왼쪽으로 이동하였고 문턱전압은 감소하였으며 문턱전압 아래의 기울기 역수는 변화가 거의 없었다. 이러한 결과는 게이트 유전체에 포획된 홀 때문으로 사료된다. 게이트에 음의 스트레스 전압을 인가한 후에 게이트 길이가 짧을수록 그리고 게이트 폭이 증가할수록 문턱전압의 변화가 적은 것은 홀 주입이 적기 때문으로 사료된다.

• 한국정보통신학회논문지
• /
• 제19권1호
• /
• pp.163-168
• /
• 2015

본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자한다. 단채널 효과를 감소시키기 위하여 개발된 다중게이트 MOSFET중에 비대칭 이중게이트 MOSFET는 채널전류를 제어할 수 있는 요소가 대칭형의 경우보다 증가하는 장점을 지니고 있다. 그러나 10nm 이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 경우, 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 차단전류 중에 터널링 전류의 비율을 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 포아송방정식을 이용하여 구한 해석학적 전위분포와 WKB(Wentzel-Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 하단 게이트 전압에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 상하단 산화막 두께 그리고 채널두께 등에 따라 매우 큰 변화를 보이고 있었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권4호
• /
• pp.458-466
• /
• 2012

A Dual metal gate stack cylindrical/ surrounded gate MOSFET (DMGSA CGT/SGT MOSFET) has been proposed and an analytical model has been developed to examine the impact of this structure in suppressing short channel effects and in enhancing the device performance. It is demonstrated that incorporation of gate stack along with dual metal gate architecture results in improvement in short channel immunity. It is also examined that for DMGSA CGT/SGT the minimum surface potential in the channel reduces, resulting increase in electron velocity and thereby improving the carrier transport efficiency. Furthermore, the device has been analyzed at different bias point for both single material gate stack architecture (SMGSA) and dual material gate stack architecture (DMGSA) and found that DMGSA has superior characteristics as compared to SMGSA devices. The analytical results obtained from the proposed model agree well with the simulated results obtained from 3D ATLAS Device simulator.