• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1993년도 춘계학술대회 논문집
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• pp.52-54
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• 1993

A new type of semiconductor fuse-link with fuse elements deposited on ceramic substrate introduced. The construction and aging property of this fuse-link, as well as the test circuitry built especially for the development of this fuse-link explained below.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.509-518
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• 2023

본 논문에서는 아날로그 회로 트리밍과 Calibration 등에 필요한 4Kb Poly-Fuse OTP IP를 설계하였다. NMOS Select 트랜지스터와 Poly-Fuse 링크로 구성된 Poly-Fuse OTP 셀의 BL 저항을 줄이기 위해 BL은 Metal 2와 Metal 3를 stack하였다. 그리고 BL 라우팅 저항을 줄이기 위해 4Kb 셀은 64행 × 32열 Sub-block 셀 어레이 2개로 나뉘었으며, BL 구동회로는 Top과 Bottom으로 나누어진 2Kb Sub-block 셀 어레이의 가운데에 위치하고 있다. 한편 본 논문에서는 1 Select 트랜지스터에 1 Poly-Fuse 링크를 사용하는 OTP 셀에 맞게 코어회로를 제안하였다. 그리고 OTP IP 개발 초기 단계에서 프로그램되지 않은 Poly-Fuse의 저항이 5kΩ까지 나올수 있는 경우까지를 고려한 데이터 센싱 회로를 제안하였다. 또한 Read 모드에서 프로그램되지 않은 Poly-Fuse 링크를 통해 흐르는 전류를 138㎂ 이하로 제한하였다. DB HiTek 90nm CMOS 공정으로 설계된 Poly-Fuse OTP 셀 사이즈는 11.43㎛ × 2.88㎛ (=32.9184㎛2)이고, 4Kb Poly-Fuse OTP IP 사이즈는 432.442㎛ × 524.6㎛ (=0.227mm²)이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.687-691
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• 2011

본 논문에서는 아날로그 트리밍용으로 사용되는 $0.18{\mu}m$ generic 공정 기반의 EM(Electro-Migration)과 eFuse의 저항 변동을 고려한 8bit eFuse OTP (One-Time Programmable) 메모리를 설계하였다. eFuse OTP 메모리는 eFuse에 인가되는 program power를 증가시키기 위해 external program voltage를 사용하였으며, 프로그램되지 않은 cell에 흐르는 read current를 낮추기 위해 RWL (Read Word-Line) activation 이전에 BL을 VSS로 precharging하는 방식과 read NMOS transistor를 최적화 설계하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 sensing margin test 회로를 설계하였다. 한편 eFuse link의 length를 split하여 eFuse OTP의 프로그램 수율 (program yield)을 높였다.

• 한국정보통신학회논문지
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• 제15권10호
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• pp.2209-2216
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• 2011

본 논문에서는 Magnachip $0.18{\mu}m$ 공정을 이용하여 PMIC용 32bit eFuse OTP IP를 설계하였다. eFuse 링크 아래에 N-Well을 두어 프로그램시 eFuse 링크와 p-기판의 VSS가 단락되는 문제점을 해결하였다. 그리고 디코딩된 WERP (WL Enable for Read or Program) 신호가 eFuse OTP 메모리로 바로 입력되는 경우 듀얼 포트 eFuse OTP 메모리 셀의 RWL (Read Word-Line)과 WWL (Write Word-Line)을 선택적으로 활성화해 주는 WL 구동회로를 제안하였다. 또한 BL 프리차징 회로에서 delay chain을 제거하여 제어회로의 레이아웃 면적을 줄였다. 메모리 테스트 장비를 이용하여 제작된 94개의 샘플 die를 측정한 결과 5.5V의 프로그램 전압에서 100%의 수율을 얻었다.

• 한국산학기술학회논문지
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• 제21권3호
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• pp.129-136
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• 2020

컷아웃스위치(COS: Cut Out Switch 이하 COS)는 전력계통에서 수용가로 전력을 송배전하기 위해 사용되는 변압기의 입력단에 설치되어 사고전류로부터 변압기를 보호하기 위해 설치되는 보호장치이다. COS는 크게 퓨즈링크와 COS몸체 및 접속부로 구성되어 사고전류시 퓨즈링크의 엘리먼트가 용단되어 사고전류를 차단하는 역할을 한다. COS 퓨즈링크가 용단되어 발생하는 강력한 아크가 화염과 소음을 유발시켜 주변지역 거주자에게 불쾌감 및 공포감을 주며, 아크화염으로 인하여 주변기기의 2차 피해를 유발시킬 수 있다. 본 논문에서는 COS 동작 시 발생되는 아크와 소음 및 보호협조의 문제점을 해결하기 위해 폭발형이 아닌 한류형 COS 퓨즈를 개발하였다. 또한 과전류 차단 기능이 없는 한류형 퓨즈의 단점을 개선하기 위해 퓨즈 엘리멘트, 스트라이커와 COS 퓨즈금구 개발을 통하여 과전류 차단성능의 신뢰성을 향상시켰다. COS의 동작 특성 향상은 퓨즈 엘리멘트의 최적 형상 도출, 스트라이커의 원활한 동작을 위한 동작선의 재질과 두께 및 저항 산정, 그리고 스트라이커와 연계된 하부금구류의 구조 개선을 통하여 수행하였다. 본 연구에서 개발한 COS 퓨즈링크는 공인기관의 시험을 통하여 차단성능과 보호협조 성능을 검증하였다. 시험은 본 연구의 한류형 COS와 기존의 폭발형 비한류형 COS의 비교 시험으로 수행하였다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.168-175
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• 2017

본 논문에서는 PMIC 칩에 사용되는 BCD 공정기반에서 5V NMOS 트랜지스터와 기억소자인 eFuse 링크로 구성된 저면적의 5V NMOS-Diode eFuse OTP 셀을 제안하였다. 그리고 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 VREF 회로와 BL S/A 회로의 풀-업 부하 회로에 기존의 VDD 파워 대신 voltage regulation된 V2V ($=2.0V{\pm}10%$)의 전압을 사용하였다. 제안된 VREF 회로와 BL S/A회로를 사용하므로 eFuse OTP IP의 normal read 모드와 program-verify-read 모드에서 프로그램 된 eFuse 센싱 저항은 각각 $15.9k{\Omega}$, $32.9k{\Omega}$으로 모의실험 되었다. 그리고 eFuse OTP 셀에서 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $97.7{\mu}A$로 억제하였다. 그래서 eFuse OTP 셀의 unblown된 eFuse 링크가 unblown 상태를 그대로 유지되도록 하였다. 동부하이텍 130nm BCD 공정을 이용하여 설계된 1kb eFuse OTP 메모리 IP의 레이아웃 면적은 $168.39{\mu}m{\times}479.45{\mu}m(=0.08mm^2)$이다.

• 전기학회논문지
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• 제67권5호
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• pp.644-650
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• 2018

According to a miniaturization and integration of electric device, a little size of fuse satisfying the current carrying capacity as well as an explosive tolerance and current interrupt rating are required. Fe-Ni alloy is applied to decrease an oxidation of fuse elements. A resistance and T.C.R(temperature coefficient of resistance) of a fuse are analyzed by changing a content of Ni And full rated current I-T curve from 1A to 6.3A has been tested. In order to an explosive energy, a straight wire type is selected to reduce a fuse melting time. An interrupt rating test was conducted by changing a content of Ni and the optimal content of Ni is to be 40%.

• 전자공학회논문지
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• 제54권3호
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• pp.131-137
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• 2017

네트워크 기반의 휴대용 전자 제품의 시장 성장으로 전기기기들은 더욱 소형화 되고 있는 추세이고 내부 부품간의 거리가 가까워져 회로 단락의 위험이 높아지고 있다. 회로의 단락 상황에서 유입되는 높은 과전류로 부터 폭발이나 화재 없이 전자기기를 안전하게 보호하기 위해서는 차단용량이 높은 밀폐형 카트리지 퓨즈를 적용해야 하지만 제품의 소형화 추세에 따른 공간의 문제로 해당 퓨즈의 적용이 불가능한 실정이다. 이를 해결하기 위해서 화학적 결합으로 퓨즈 가용체를 보호하는 밀폐형 퓨즈보다 공기의 유입이 자유로울 뿐만 아니라 물리적 결합으로 퓨즈링크를 보호하는 반밀폐형 초소형 퓨즈가 적용되는 것이 적합하지만 높은 차단용량 특성을 구현하는데 한계가 있다. 이에 본 논문에서는 상대적으로 공간을 적게 차지하면서 높은 차단용량을 갖는 반밀폐형 초소형 퓨즈를 위한 퓨즈 가용체 합금과 퓨즈링크의 설계 기술을 통하여 회로의 단락 상황에서 안전성을 확보하였다.

• Journal of Power Electronics
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• 제2권2호
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• pp.88-94
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• 2002

The demand for protection of power electronic application has during the last couple of vears increased regarding the high-power IGBT modules. Even with an active protection, a high power IGBT still has a risk of exhibiting a violent rupture in the case of a fault if IGBT Fuses do not protect it. By introducing fuses into the circuit this will increase the circuit inductance and slight inductance over-voltage during the turn-off of the diode and the IGBT. It is therefore vital when using fuses that the added inductance is kept at a minimum. This paper discuss three issues regarding the IGBT Fuse protection of adding inductance of existing High-speed and new Typower Fuse protection. First, the problem of adding inductance of exiting High-speed and new Typower Fuse DC-link circuit is treated, second a short discussion of protection of the IGBT module is done, and finally, the impect of the high frwquency loading on the currying capability of the fuses is presented.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.