• 한국정보통신학회논문지
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• 제13권4호
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• pp.747-752
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• 2009

본 연구에서는 FinFET에서 문턱전압이하 전류 및 단채널효과를 해석하기 위하여 필수적인 포텐셜분포를 구하기 위하여 3차원 포아송방정식을 이용하고자 한다. 특히 계산시간을 단축시키고 파라미터의 관련성을 이해하기 쉽도록 해석학적 모델을 제시하고자 한다. 이 모델의 정확성을 증명하기 위하여 3차원 수치해석학적 모델과 비교되었으며 소자의 크기파라미터에 따른 변화에 대하여 설명하였다. 특히 채널 도핑여부에 따라 FinFET의 채널 포텐셜을 구하여 향후 문턱전압이하 전류 해석 및 문턱 전압 계산에 이용할 수 있도록 모델을 개발하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권4호
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• pp.302-310
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• 2008

This paper puts forward an advanced consideration on the design of scaled multiple-gate FET (MuGFET); the aspect ratio ($R_{h/w}$) of the fin height (h) to fin width (w) of MuGFET is considered with the aid of 3-D device simulations. Since any change in the aspect ratio must consider the trade-off between drivability and short-channel effects, it is shown that optimization of the aspect ratio is essential in designing MuGFET's. It is clearly seen that the triple-gate (TG) FET is superior to the conventional FinFET from the viewpoints of drivability and short-channel effects as was to be expected. It can be concluded that the guideline of w < L/3, where L is the channel length, is essential to suppress the short-channel effects of TG-FET.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.133-134
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• 2006

A simple doping method to fabricate a very thin channel body of the n-type fin field-effect-transistor (FinFET) with a 20 nm gate length by solid-phase-diffusion (SPD) process is presented. Using As-doped spin-on-glass as a diffusion source of arsenic and the rapid thermal annealing, the n-type source-drain extensions with a three-dimensional structure of the FinFET devices were doped. The junction properties of arsenic doped regions were investigated by using the $n^+$-p junction diodes which showed excellent electrical characteristics. Single channel and multi-channel n-type FinFET devices with a gate length of 20-100 nm was fabricated by As-SPD and revealed superior device scalability.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.51-55
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• 2007

This paper investigates the subthreshold behavior of Fin Field Effect Transistor (FinFET). The FinFET is considered to be an alternate MOSFET structure for the deep sub-micron regime, having excellent device characteristics. As the channel length decreases, the study of subthreshold behavior of the device becomes critically important for successful design and implementation of digital circuits. An accurate analysis of subthreshold behavior of FinFET was done by simulating the device in a 3D process and device simulator, Taurus. The subthreshold behavior of FinFET, was measured using a parameter called S-factor which was obtained from the $In(I_{DS})\;-\;V_{GS}$ characteristics. The value of S-factor of devices of various fin dimensions with channel length $L_g$ in the range of 20 nm - 50 nm and with the fin width $T_{fin}$ in the range of 10 nm - 40 nm was calculated. It was observed that for devices with longer channel lengths, the value of S-factor was close to the ideal value of 60 m V/dec. The S-factor increases exponentially for channel lengths, $L_g\;<\;1.5\;T_{fin}$. Further, for a constant $L_g$, the S factor was observed to increase with $T_{fin}$. An empirical relationship between S, $L_g$ and $T_{fin}$ was developed based on the simulation results, which could be used as a rule of thumb for determining the S-factor of devices.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.508-517
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• 2014

We design and analyze the n-channel junctionless fin-shaped field-effect transistor (JL FinFET) with 10-nm gate length and compare its performances with those of the conventional bulk-type fin-shaped FET (conventional bulk FinFET). A three-dimensional (3-D) device simulations were performed to optimize the device design parameters including the width ($W_{fin}$) and height ($H_{fin}$) of the fin as well as the channel doping concentration ($N_{ch}$). Based on the design optimization, the two devices were compared in terms of direct-current (DC) and radio-frequency (RF) characteristics. The results reveal that the JL FinFET has better subthreshold swing, and more effectively suppresses short-channel effects (SCEs) than the conventional bulk FinFET.

• 한국정보통신학회논문지
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• 제12권9호
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• pp.1599-1604
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• 2008

본 연구에서 나노구조 FinFET 제작시 게이트산화막 특성이 서브문턱영역에서 전송특성에 미치는 영향을 분석하고자 한다. 이를 위하여 분석학적 전송모델을 사용하였으며 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 나노구조 FinFET에서 문턱전압이하의 전류전도에 영향을 미치는 열방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값을 이차원 시뮬레이션값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 FinFET의 전송특성이 게이트산화막의 특성에 따라 매우 큰 변화를 보이는 것을 알 수 있었다. 특히 게이트길이가 작아지면서 전송특성에 커다란 영향을 미치는 터널링특성에 대하여 집중적으로 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.907-909
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• 2009

본 연구에서는 FinFET 제작시 단채널효과에 가장 큰 영향을 미치는 게이트산화막두께에 따른 문턱전압의 변화를 관찰하고자한다. 산화막두께의 영향을 분석하기 위하여 분석학적 3차원 포아송방정식을 이용한 전송모델을 사용하였다. 나노구조 FinFET에서 문턱전압에 영향을 미치는 구조적 요소 중 게이트 산화막은 매우 중요한 소자파라미터이다. 본 연구의 모델이 타당하다는 것을 입증하기 위하여 포텐셜분포값을 3차원 수치해석학적 값과 비교하였다. 결과적으로 본 연구에서 제시한 포텐셜모델이 3차원 수치해석학적 시뮬레이션모델과 매우 잘 일치하였으며 FinFET의 산화막두께에 따라 문턱전압특성을 분석하였다.

• 전자통신동향분석
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• 제38권6호
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• pp.52-61
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• 2023

With semiconductor scaling approaching the physical limits, devices including CMOS (complementary metal-oxide-semiconductor) components have managed to overcome yet are currently struggling with several technical issues like short-channel effects. Evolving from the process node of 22 nm with FinFET (fin field effect transistor), state-of-the-art semiconductor technology has reached the 3 nm node with the GAA-FET (gate-all-around FET), which appropriately addresses the main issues of power, performance, and cost. Technical problems remain regarding the foundry of GAA-FET, and next-generation devices called post-GAA transistors have not yet been devised, except for the CFET (complementary FET). We introduce a CFET that spatially stacks p- and n-channel FETs on the same footprint and describe its structure and fabrication. Technical details like stacking of nanosheets, special spacers, hetero-epitaxy, and selective recess are more thoroughly reviewed than in similar articles on CFET fabrication.

• 전자공학회논문지
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• 제50권10호
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• pp.67-75
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• 2013

본 논문에서는 RSD(Raised Source/Drain)구조를 가지는 FinFET에서 3차원적 전류 흐름을 고려한 소스와 드레인의 해석적 저항모델을 제시한다. FinFET은 Fin을 통해 전류가 흐르기 때문에 소스/드레인의 기생저항이 크고 채널을 포함한 전체저항에서 중요한 부분을 차지한다. 제안하는 모델은 3차원적 전류흐름을 고려하여 contact부터 channel 직전 영역까지의 소스/드레인 저항을 나타내며 contact저항과 spreading저항의 합으로 이루어져 있다. Contact저항은 전류의 흐름을 고려한 가이드라인을 통해 작은 저항의 병렬합으로 모델링되고 spreading저항은 적분을 통해 구현했다. 제안된 모델은 3D numerical solver인 Raphael의 실험결과를 통해 검증했다. 본 연구에서 제안된 기생저항 모델을 BSIM-CMG와 같은 압축모델에 구현하여 DC 및 AC 성능 예측의 정확도를 높일 수 있을 것이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.204-209
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• 2016

The analyses on self-heating effect in 7 nm node non-rectangular Bulk FinFET device were performed using 3D device simulation with consideration to contact via and pad. From self-heating effect simulation, the position where the maximum lattice temperature occurs in Bulk FinFET device was investigated. Through the comparison of thermal resistance at each node, main heat transfer path in Bulk FinFET device can be determined. Self-heating effect with device parameter and operation temperature was also analyzed and compared. In addition, the impact of interconnects which are connected between the device on self-heating effect was investigated.