• 전기전자학회논문지
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• 제23권3호
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• pp.1092-1095
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• 2019

본 논문에서는 스마트 팩토리 구축을 위한 임베디드 보드의 개발을 제안한다. 제안하는 스마트 팩토리 구축을 위한 임베디드 보드는 메인모듈, ADC 모듈, I/O 모듈로 구성된다. 메인모듈은 주 연산장치로써 임베디드 보드를 구동하는 운영체제가 포팅되어서 외부장치와 산업용 프로토콜을 이용하여 통신할 수 있는 통신부를 탑재하고 있다. ADC 모듈은 필드에 설치되어 있는 센서들의 전기적신호를 디지털로 변환하여 메인모듈로 전달하는 역할을 한다. I/O 모듈은 필드기기의 상태, 경보, 가동명령 등을 전달하기 위하여 외부의 노이즈로부터 차단하기 위한 절연회로를 탑재한 디지털 입출력 모듈이다. 제안된 스마트 팩토리 구축을 위한 임베디드 보드의 성능을 평가하기 위하여 공인시험기관에서 실험한 결과, 프로토콜의 연동개수는 5개, 하드웨어의 클록 동기화 속도는 10us, 배터리로 구동되는 보드의 동작시간은 8시간 이상으로서 세계최고 수준과 동일한 결과를 산출하였다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.893-898
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• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 대한임베디드공학회논문지
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• 제15권1호
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• pp.17-23
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• 2020

We propose a system time synchronization method between embedded Linux-based distributed control devices by using Transmission Control Protocol (TCP) communication and General Purpose Input Output (GPIO) device. The GPIO signal is used as the trigger signal for synchronization and the TCP communication is used to transfer the system time of master Linux, which serves as the reference clock, to slave Linux. Precise synchronization performance is achieved by measuring and compensating for the propagation delay of GPIO signal and the acquisition and setting latency of Linux system time. We build an experimental setup consisting of two embedded Linux systems, and perform extensive experiments to verify the performance of the proposed synchronization method.

• 대한임베디드공학회논문지
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• 제6권2호
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• pp.93-99
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• 2011

In this paper, an ATSC(Advanced Television Standard Committee)-M/H(Mobile/Handheld) multiplexer is designed and implemented using an embedded Linux based hardware platform. The ATSC-M/H multiplexer is composed of a CPU(Central Processor Unit), an FPGA(Field-Programmable Gate Array), ASI(Asynchronous Serial Interface)/SMPTE310(Society of Motion Picture and Television Engineers310) interface board, and a GPS(Global Position System) clock processing block. The main functions of the ATSC-M/H multiplexer executed in the CPU and FPGA are described. The operation of the ATSC-M/H multiplexer is verified by processing its broadcast signal on a commercial receiver analyzer.

• 전자공학회논문지
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• 제52권12호
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• pp.99-108
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• 2015

클럭 펄스에 동기 되어 동작하는 임베디드 마이크로컨트롤러는 미션 크리티컬한 응용환경에서 입력 클럭에 가해지는 급격한 전기적 왜란의 영향에 의해 오동작이 발생되기 쉽다. 다양한 외부 전기적 노이즈에 대한 내성 있는 시스템 동작이 요구되며 시스템 클럭 관점에서 견고한 회로 디자인 기술이 점차 중요한 이슈가 되고 있다. 본 논문에서는 이러한 시스템의 비이상적인 상황을 방지하기 위해 자동 클럭 에러 검출을 위한 온 칩클럭 컨트롤러 구조를 제안한다. 이를 위해 에지 검출기, 노이즈 제거기와 글리치 프리 클럭 스위칭 회로를 적용하였고, 에지 검출기는 입력 클럭의 비이상적인 저주파수 상태를 검출하는데 사용 되었으며, 딜레이 체인 회로를 이용한 클럭 펄스의 노이즈 제거기는 글리치 성분을 검출 할 수 있도록 하였다. 이렇게 검출된 입력 클럭의 비이상적인 상황은 글리치 프리 클럭 변환기에 의해 백업 클럭으로 스위칭하게 된다. 회로 시뮬레이션을 통해 제안된 백업 클럭 변환기의 동작을 검증하였고 테스트환경에서 방사노이즈를 인가하였을 때 시스템 클럭의 내성에 대한 주파수 특성을 평가하였다. 본 기법을 범용 MCMCU 구조에 추가적으로 적용하여 작은 하드웨어의 추가만으로도 시스템 클럭의 안전성을 확보하는 하나의 방법을 제시한다.

• ETRI Journal
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• 제37권4호
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• pp.787-792
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• 2015

To accomplish a high-speed test on low-speed automatic test equipment (ATE), a new instruction-based fully programmable memory built-in self-test (BIST) is proposed. The proposed memory BIST generates a highspeed internal clock signal by multiplying an external low-speed clock signal from an ATE by a clock multiplier embedded in a DRAM. For maximum programmability and small area overhead, the proposed memory BIST stores the unique sets of instructions and corresponding test sequences that are implicit within the test algorithms that it receives from an external ATE. The proposed memory BIST is managed by an external ATE on-the-fly to perform complicated and hard-to-implement functions, such as loop operations and refresh-interrupts. Therefore, the proposed memory BIST has a simple hardware structure compared to conventional memory BIST schemes. The proposed memory BIST is a practical test solution for reducing the overall test cost for the mass production of commodity DDRx SDRAMs.

• 한국정보통신학회논문지
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• 제23권7호
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• pp.816-821
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• 2019

듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

• 한국통신학회논문지
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• 제39B권2호
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• pp.123-132
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• 2014

본 논문에서는 CAN(Controller Area Network)의 시간동기를 위한 IEEE1588 알고리즘의 구현에 관한 연구결과를 제시한다. 시간동기는 네트워크 기반 임베디드 시스템의 안정성, 효율, 신뢰성 개선 측면에서 매우 중요하다. 최근 전용 칩을 이용하는 IEEE1588 표준이 Ethernet 기반 임베디드 시스템의 시간동기에 폭넓게 적용되고 있다. IEEE1588과 같은 표준화된 시간동기 기법은 기존의 'in-house' 시간동기 기법에 비해 많은 장점들을 제공하지만, CAN을 위한 IEEE1588 전용 칩은 현재까지 상용화된 제품을 찾아보기 어렵다. 본 논문에서는 전용 칩을 사용하지 않고 소프트웨어와 CAN 메시지만을 이용하여 IEEE1588 알고리즘을 구현한다. 제안된 방법의 효용성을 확인하기 위해 간단한 모델을 이용하여 추정한 동기정밀도와 실험용 네트워크를 통해 측정한 동기정밀도를 비교분석 한다.

• 한국정밀공학회지
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• 제22권12호
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• pp.70-76
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• 2005

It is known that natural awakening of us in the morning is due to stimulation of the reticular activation system through biological clock in the suprachiasmatic nucleus of hypothalamus by the morning sunlight. If we sleep at dark rooms without windows and so without morning sunlight, thus, it is not easy fur us to get up refreshingly in the morning. In this paper, we propose an automatic sunrise household lighting system that helps us fer getting up cheerfully in the morning even if we sleep in dark rooms without morning sunlight. The proposed lighting system is an embedded system that turns automatically on the electric lamp and makes it brighter and brighter coincidently with the actual sunrise. The proposed system is composed of a PIC microcontroller with flash memory, a real-time clock IC, a D/A converter, an amplifier, a dimmer unit, a light bulb, a display panel and a keyboard. The validity of the proposed intelligent lighting system is demonstrated via a prototype production and experimentation.

• 대한전자공학회논문지SD
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• 제38권12호
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• pp.44-55
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• 2001

MAC(Multiply and ACcumulate) 연산은 DSP와 멀티미디어 데이터 처리의 핵심이 되는 연산이다. 기존의 DSP 혹은 내장형 프로세서의 MAC 연산기들은 주로 3사이클의 latency를 가지며, 한번에 하나씩의 데이터를 처리하므로 성능에 한계를 보인다. 따라서 고성능의 범용 프로세서들은 SIMD(Single Instruction Multiple Data) 연산을 지원하는 MAC 연산기를 실행 유닛으로 내장하는 추세이다. 하지만 이러한 고성능의 연산기는 고성능 범용 프로세서의 특성상 다양한 동작 모드를 지원해야 하고 clock 주파수가 높아야 하므로 파이프라인 기법을 사용하고 이에 따른 컨트롤이 복잡하여 하드웨어 설계가 까다롭고 면적이 큰 문제가 있다. 본 논문에서는 내장형 프로세서에 적합한 64비트 폭을 갖는 SIMD MAC 연산기를 설계하였다. 한 사이클에 누적연산까지 모두 완료하도록 하여 파이프라인 제어의 필요성을 없앴고, 기존의 Booth 곱셈기 구조에 기반하여 약간의 회로 추가로 SIMD 연산이 가능하도록 하였다.