• 한국위성정보통신학회논문지
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• 제9권3호
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• pp.15-21
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• 2014

NESCR 구조의 정전기 보호소자가 고전압 동작용 I/O 응용을 위해 분석되었다. 기존의 NESCR 표준소자는 매우 낮은 스냅백 홀딩 전압을 갖는 전형적인 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나 본 연구에서 제안하는 CPS 및 부분적으로 형성된 P-well 구조를 갖는 NESCR_CPS_PPW 변형소자는 높은 온-저항과 스냅백 홀딩 전압을 나타내어 래치업 면역 능력을 향상시킬 수 있었다.

• 한국위성정보통신학회논문지
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• 제11권4호
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• pp.27-32
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• 2016

종래의 이중 확산된 드레인을 갖는 n형 MOSFET(DDD_NMOS) 소자는 매우 낮은 스냅백 홀딩 전압을 갖는 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나, 본 연구에서 제안하는 counter pocket source (CPS) 구조를 갖도록 변형된 DDD_NMOS 구조의 SCR 소자는 종래의DDD_NSCR_Std 표준소자에 비해 스냅백 홀딩 전압과 온-저항을 증가시켜 우수한 정전기 보호 성능과 높은 래치업 면역 특성을 얻을 수 있는 것으로 확인되었다.

• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.12-17
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• 2014

본 논문에서는 고전압에서 동작하는 마이크로칩의 안정하고 튼튼한 정전기 보호 성능을 구현하기 위해 이중 극성 소오스를 갖는 DPS_EDNMOS 변형소자가 제안되었다. 제안된 DPS는 N+ 소오스로 부터 전자 풍부 영역이 측면 확산되는 것을 방지하기 위해 N+ 소오스 측에 P+ 확산층을 의도적으로 삽입한 구조이다. 시뮬레이션 결과에 의하면 삽입된 P+ 확산층은 고전자 주입에 의해 발생하는 깊은 전자채널의 형성을 효과적으로 막아주고 있음을 알 수 있었다. 따라서 종래의 EDNMOS 표준소자에서 문제시 되었던 더블 스냅백 현상을 해결할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.53-54
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• 2017

본 논문에서는 스마트폰 배터리로 사용되는 리튬 이온 배터리에서 과충전, 과방전, 단락 등으로 인한 폭발 위험성을 막기 위해 사용되는 배터리 보호회로 모듈에 대한 정전기 방전 실험을 연구하였다. 실험 시료로 S사의 리튬이온 배터리를 사용하였고, 정전기 방전 인가를 위해 IEC 61000-4-2 표준에 호환되는 ESD Gun simulator를 사용하였다. 배터리 보호회로 모듈의 여러 핀에 2kV ~ 10kV에서는 2kV 단위로 증가시키고, 10kV ~ 30kV에서는 5kV단위로 증가시켜 접촉방전을 인가하였다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1429-1435
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• 2004

본 논문에서는 DC 바이어스 소자와 정전파괴 보호회로를 MMIC상에 모두 내장한 완전집적화 K/Ka밴드 광대역 증폭기 MMIC를 제작하였으며, 따라서 MMTC의 동작을 위해서는 프린트기판상의 외부소자가 불필요하였다 DC 바이어스 용량성소자로서는, 소형의 SrTiO3 (STO) 커패시터를 MMIC 내부에 집적하였으며, DC feed 소자로서는 소형의 LC병렬공진회로를 집적하였다. 그리고 정전파괴방지를 위해서는 소형의 LC병렬공진 정전파괴 보호회로를 MMIC의 입출력부에 내장하였다. 정전파괴 보호회로에 의해 정전파괴전압은 10 V에서 300 V까지 개선되었다. 광대역에 걸쳐서 양호한 RF특성과 안정도를 보장하기 위해서, 프리매칭 기법과 RC병렬 안정화 회로가 이용되었다. 제작된 MMIC는 K/Ka 밴드의 광대역(17-28 GHz)에 걸쳐서 $20{\pm}2$ dB의 전력이득, $21{\pm}1.5$ dBm의 1dB 이득 압축점 (P1dB)의 양호한 RF특성을 보였다. 그리고 제작된 MMIC로부터 DC에서 동작주파수이상의 광대역에 걸쳐서 안정화 특성을 관찰 할 수 있었다. 제작된 MMIC의 면적은 $1.7{\pm}0.8$ mm2이었다.

• 전기전자학회논문지
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• 제20권3호
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• pp.295-298
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• 2016

본 논문에서는 기존 ESD 보호소자인 SCR과 MVSCR, LVTSCR의 Turn-on-Time 및 전기적 특성을 시놉시스사의 T-Cad 시뮬레이션을 통하여 분석하였다. 분석결과 세 소자 모두 대략 2V 에서 3V 내외의 홀딩전압 특성을 보였으며, SCR은 약 20V의, MVSCR은 약 12V, LVTSCR은 9V로 순차적으로 개선된 트리거 특성을 보였다. 턴-온타임 시뮬레이션 결과는 SCR이 2.8ns, MVSCR과 LVTSCR은 각각 2.2ns, 2.0ns로 LVTSCR이 가장 짧은 턴-온 특성을 보였다. 반면 IT2 는 SCR이 약 7.7A, MVSCR은 5.5A LVTSCR은 4A의 특성을 보였으므로 I/O 및 파워 클램프 단에 적용 시 동작전압에 따른 최적화된 소자를 선택해야 한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.601-607
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• 2015

A set of novel silicon controlled rectifier (SCR) devices' characteristics have been analyzed and verified under the electrostatic discharge (ESD) stress. A ring-shaped diffusion was added to their anode or cathode in order to improve the holding voltage (Vh) of SCR structure by creating new current discharging path and decreasing the emitter injection efficiency (${\gamma}$) of parasitic Bipolar Junction Transistor (BJT). ESD current density distribution imitated by 2-dimensional (2D) TCAD simulation demonstrated that an additional current path exists in the proposed SCR. All the related devices were investigated and characterized based on transmission line pulse (TLP) test system in a standard $0.5-{\mu}m$ 24 V CDMOS process. The proposed SCR devices with ring-shaped anode (RASCR) and ring-shaped cathode (RCSCR) own higher Vh than that of Simple SCR (S_SCR). Especially, the Vh of RCSCR has been raised above 33 V. What's more, their holding current is kept over 800 mA, which makes it possible to design power clamp with SCR structure for on chip ESD protection and keep the protected chip away from latch-up risk.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.319-320
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• 2006

In order to improve the ESD(Electrical Static Discharge) resistance of multilayer chip varistors, we have investigated ZnO-$Pr_6O_{11}$ based chip varistor by applying tape casting technology, whose fundamental component were ZnO : $Pr_6O_{11}$ :$Co_3O_4$: $Y_2O_3$: $Al_2O_3$=93.67: 2.53:2.53:1.25 : 0.015 (wt %). The effect of sintering condition on the multilayer chip varistors and electric properties was studied. The electrical properties and ESD resistance of multilayer chip varistor could be influenced the sintering temperature and condition.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.105-112
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• 2009

본 논문에서는 $0.35{\mu}m$ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH)와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다.

• Journal of Power Electronics
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• 제15권6호
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• pp.1673-1681
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• 2015

A low dropout (LDO) regulator with a wide-bandwidth is proposed in this paper. The regulator features a Human Body Model (HBM) 8kV-class high robustness ElectroStatic Discharge (ESD) protection circuit, and two error amplifiers (one with low gain and wide bandwidth, and the other with high gain and narrow bandwidth). The dual error amplifiers are located within the feedback loop of the LDO regulator, and they selectively amplify the signal according to its ripples. The proposed LDO regulator is more efficient in its regulation process because of its selective amplification according to frequency and bandwidth. Furthermore, the proposed regulator has the same gain as a conventional LDO at 62 dB with a 130 kHz-wide bandwidth, which is approximately 3.5 times that of a conventional LDO. The proposed device presents a fast response with improved load and line regulation characteristics. In addition, to prevent an increase in the area of the circuit, a body-driven fabrication technique was used for the error amplifier and the pass transistor. The proposed LDO regulator has an input voltage range of 2.5 V to 4.5 V, and it provides a load current of 100 mA in an output voltage range of 1.2 V to 4.1 V. In addition, to prevent damage in the Integrated Circuit (IC) as a result of static electricity, the reliability of IC was improved by embedding a self-produced 8 kV-class (Chip level) ESD protection circuit of a P-substrate-Triggered Silicon Controlled Rectifier (PTSCR) type with high robustness characteristics.