• 반도체공학회 논문지
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• 제2권3호
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• pp.13-18
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• 2024

본 논문은 Reference generator 와 Comparator 에서 발생하는 offset 을 최소화하고 정확도를 향상시키기 위해 Auto zero 기술을 활용한 회로를 제안한다. 이에 대한 근거로 Auto zero 사용 전/후를 비교했을 때 약 90% 표준 편차가 줄어드는 결과를 얻을 수 있었다. 제안하는 회로는 55nm CMOS 공정을 사용하였으며, input frequency 는 781.2 Hz, Effective Number of Bits(ENOB) 8.01bit, Signal-to-Noise Distortion Ratio(SNDR)이 49.98dB 을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.156-157
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• 2014

본 논문에서는 저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기를 제안한다. 제안하는 회로는 1.8V의 공급 전압에서 동작하며, Magnachip/SK Hynix $0.18{\mu}m$ CMOS 1Poly-6Metal 공정을 이용하여 설계하였다. 입력신호의 주파수가 100kHz일 때, 설계된 회로는 3.24mW의 낮은 소비전력 특성, $0.56mm^2$의 작은 칩 면적 특성, 70.03dB의 SNDR(Signal-to-Noise Distortion Ratio) 및 11.34비트의 ENOB(Effective Number of Bits) 특성을 보였다.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.7-14
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• 2012

X-ray용 CMOS 영상 센서의 대조 해상도는 신호처리부 첫 단의 sample-and-hold 회로에서 단일 MOS 스위치를 사용하거나 이를 개선한 bootstrapped clock circuit을 스위치로 사용할 경우에도 높은 신호에서 제한되는 문제를 가지고 있다. Bootstrapped clock circuit을 이용하는 sample-and-hold 회로가 charge injection 현상으로 인해 sample 신호의 왜곡을 일으키기 때문이다. 본 논문에서는 계산을 통해 필요로 하는 범위의 L(Inductor)값 구현을 위해 표준 CMOS 공정에서 구현 가능한 micro-inductor를 3차원 구조로 설계하였고, 이를 이용하여 센서의 대조 해상도 혹은 ENOB(Effective number of bit)값이 향상된 sample-and-hold 회로를 제안하였다. 0.35 um CMOS 공정에서 BCC를 이용해 설계된 sample-and-hold 회로에 최적화된 L 값을 갖는 micro-inductor를 추가하여 ENOB가 17.64 bit에서 18.34 bit로 약 0.7 bit의 해상도 상승을 시뮬레이션으로 검증하였다. 제안된 micro-inductor 방법은 고해상도를 필요로 하는 mammography의 경우 환자가 받는 방사선량을 줄이는 효과가 있을 것으로 기대한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.695-702
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• 2015

A 1-V 1.6-GS/s 5.58-ENOB flash ADC with a high-speed time-domain comparator is proposed. The proposed time-domain comparator, which consumes low power, improves the comparison capability in high-speed operations and results in the removal of preamplifiers from the first-stage of the flash ADC. The time interpolation with two factors, implemented using the proposed time-domain comparator array and SR latch array, reduces the area and power consumption. The proposed flash ADC has been implemented using a 65-nm 1-poly 8-metal CMOS process with a 1-V supply voltage. The measured DNL and INL are 0.28 and 0.41 LSB, respectively. The SNDR is measured to be 35.37 dB at the Nyquist frequency. The FoM and chip area of the flash ADC are 0.38 pJ/c-s and $620{\times}340{\mu}m^2$, respectively.

• 전기전자학회논문지
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• 제16권4호
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• pp.343-348
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• 2012

본 논문에서는 Digital PFC Controller에 적합한 11비트 100KS/s의 Algorithmic ADC를 설계하였다. 설계한 Algorithmic ADC는 PFC controller에 적합한 11비트 해상도를 만족하면서 반복적인 순환구조의 동작으로 인해 전체 크기를 줄일 뿐 아니라 소비 전류를 최소화 할 수 있다. 본 논문의 Algorithmic ADC는 0.18um 1Poly-3Metal의 CMOS 공정으로 제작 되었으며 100KS/s의 동작 속도에 SNDR 66.7dB, ENOB 10.78비트의 성능을 가진다. 또한 소비전류는 5V 전원 전압에서 780uA이며 설계된 ADC의 칩 면적은 $0.27mm^2$이다.

• 전기전자학회논문지
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• 제27권3호
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• pp.333-339
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• 2023

세계적으로 웨어러블 디바이스의 시장이 확장하고 있으며, 이를 위한 효율적인 PMIC의 수요 또한 늘어나고 있다. 웨어러블 디바이스용 PMIC 특성상 높은 에너지 효율과 작은 면적이 필요하다. 프로세스 기술의 발전으로 저전력 설계가 가능하지만, 기존의 아날로그 LDO 레귤레이터는 전원 전압이 낮아짐에 따라 설계의 어려움이 있다. 본 논문에서는 이중 루프 디지털 LDO용 coarse-fine ADC를 제안한다, ADC의 설계는 55 nm CMOS 공정으로 진행하였고 34.78 dB와 5.39 bits의 SNR과 ENOB를 갖는다.

• 전자공학회논문지
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• 제49권12호
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• pp.184-193
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• 2012

본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 $0.58{\times}0.42mm^2$의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다.

• 전자공학회논문지
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• 제54권6호
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• pp.30-39
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• 2017

본 논문은 디지털영역에서의 평균화 기법을 이용한 cyclic ADC의 디지털 보정기법을 제안한다. 제안하는 보정기법은 1.5비트 MDAC의 커패시터 부정합으로 인해 발생하는 ADC의 비선형성을 보정한다. 부정합을 지니는 커패시터로 이루어진 1.5비트 MDAC은 이상적인 1.5비트 MDAC의 레지듀 플롯(residue plot)에 대해 대칭적인 레지듀 플롯을 지닌다. 커패시터 부정합을 지니는 1.5비트 MDAC의 고유한 레지듀 플롯은 대칭적인 아날로그-디지털 전달함수로 반영된다. 이상적인 아날로그-디지털 전달함수에 대해 대칭적인 두 아날로그-디지털 전달함수를 평균화함으로써, 비선형성이 보정된 아날로그-디지털 전달함수를 얻을 수 있다. 해당 아날로그-디지털 전달함수 평균화의 구현을 위해, 본 논문의 12비트 cyclic ADC는 1.5비트 MDAC의 동작 모드를 2개로 정의한다. 해당 cyclic ADC는 MDAC을 첫 번째 동작모드로 동작시킴으로써, 비선형성을 지니는 12.5비트 출력 코드를 획득한다. 샘플링 된 동일한 입력 아날로그 전압에 대해, MDAC을 두 번째 동작모드로 동작시킴으로써, cyclic ADC는 비선형성을 지니는 또 다른 12.5비트 출력 코드를 획득한다. 각 MDAC의 동작모드에 의해 발생하는 아날로그-디지털 전달함수는 이상적인 아날로그-디지털 전달함수에 대해 대칭적이기 때문에, 앞서 획득한 두 개의 비선형성을 지니는 12.5비트를 평균화함으로써, 비선형성이 보정된 최종 12비트 출력 코드를 획득할 수 있다. 제안하는 디지털 보정기법과 12비트 cyclic ADC는 $0.18-{\mu}m$ CMOS 공정을 이용하여 full-custom 형식으로 구현되었다. 측정된 SNDR(ENOB)와 SFDR은 각각 65.3dB(10.6비트 ENOB)와 71.7dB이다. 측정된 INL과 DNL은 각각 -0.30/+0.33LSB와 -0.63/+0.56LSB이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.143-146
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• 2011

본 논문은 1.2Vpp differential 입력 범위를 가지는 50-MS/s 10-hit pipelined ADC를 소개한다. 설계된 pipelined ADC는 8단의 1.5bit/stage, 1단의 2bit/stage와 digital correction 블록, bias circuit 및 reference driver, 그리고 clock generator로 구성된다. 1.5bit/stage는 sub-ADC, DAC, gain stage로 구성된다. 특히, 설계된 pipelined ADC에서는 hardware와 power consumption을 줄이기 위해 SHA를 제거하였으며, 전체 ADC의 dynamic performance를 향상시키기 위해 linearity가 개선된 bootstrapped switch를 사용하였다. Sub-ADC를 위한 reference 전압은 외부에서 인가하지 않고 on-chip reference driver에서 발생시킨다. 제안된 pipelined ADC는 1.8V supply, $0.18{\mu}m$ 1-poly 5-metal CMOS 공정에서 설계되었으며, power decoupling capacitor를 포함하여 $0.95mm^2$의 칩 면적을 가진다. 또한, 60mW의 전력소모를 가진다. 또한, Nyquist sampling rate에서 9.3-bit의 ENOB를 나타내었다.

• 전기전자학회논문지
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• 제17권3호
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• pp.275-283
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• 2013

본 논문에서는 8bit 10Ms/s CMOS Folding and Interpolation ADC를 제안한다. 회로에 사용한 구조는 FR(Folding Rate)이 3, NFB(Number of Folding Block)가 4, IR(Interpolation rate)이 8이며, 제안된 전치 증폭기(Preamplifier) 공유 기법을 회로에 사용하여 같은 구조에서 요구하는 전치 증폭기 수를 절반으로 줄여서 전력소모와 유효면적을 줄이도록 설계하였다. 제안된 ADC는 0.35[um] CMOS 디지털 공정을 사용하여 제작하였고, 유효칩 면적은 3.8[$mm^2$] ($1.8[mm]{\times}2.11[mm]$) 이고, 3.3[V], 샘플링 주파수 10[MHz]에서 20[mA]의 DC 전류소모를 나타내었다. INL은 -0.57, +0.61 [LSB], DNL은 -0.4, +0.51 [LSB]으로 측정되었고, 주파수 100[kHz] 정현파 입력신호에서 SFDR은 48.9[dB], SNDR은 47.9[dB](ENOB 7.6b)로 측정되었다.