• 한국통신학회논문지
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• 제21권4호
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• pp.1059-1067
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• 1996

A 128/129 dual-modulus prescalar IC is designed for application to frequency synthesizers in high frequency communication systems. The FET logic used in this design is SCFL(Source Coupled FET Logic), employing depletion-mode 1.mu.m gate length GaAs MESFETs with the threshold voltage of -1.5V. This circuit consists of 8 flip-flops, 3 OR gates, 2 NOR gates, a modulus control buffer and I/O buffers, which are integrated with about 440 GaAs MESFETs on dimensions of 1.8mm. For $V_{DD}$ and $V_{SS}$ power supply voltages 5V and -3.3V Commonly used in TTL and ECL circuits are determined, respectively. The simulation results taking into account the threshold voltage variation of .+-.0.2V and the power supply variation of .+-.1V demonstrate that the designed prescalar can operate up to 2GHz. This prescalar is fabricated using the ETRI MMIC foundary process and the measured maximum operating frquency is 621MHz.

• 전기전자학회논문지
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• 제2권1호
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• pp.1-14
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• 1998

본 논문에서는 초고속 정보통신망에 이용할 수 있는 이동수신 시스템 단말기의 RF 핵심부품인 안테나, 저잡음 증폭기, 혼합기, VCO와 베이스밴드 처리부에서의 변복조 시스템을 연구하였다. 고속 디지털 통신을 행하는 경우, 안테나의 대역폭과 멀티패스에 의해 생기는 선택성 페이딩이 커다란 문제가 될 수 있는 데 이를 해결하기 위한 방안으로 루프구조의 자계 안테나 특성을 갖는 광대역 소형 MSA(Microstrip Antenna)를 설계 제작하였다. 2단 저잡음 증폭기는 잡음 특성이 우수한 NE32584C를 사용하여 첫단에서 0.4dB 이하의 잡음지수를 갖도록 최적화 하였으며, 두 번째 단은 충분한 이득을 얻을 수 있도록 설계하였다. 그 결과 전체 잡음 지수는 중심 주파수에서 약 0.5dB, 이득은 39dB를 얻었다. 분포형 주파수 혼합기는 Dual-Gate GaAs MESFET를 사용하여 입력단에 하이브리드를 사용하지 않고 10dB 이상의 LO/RF 분리도를 얻었고, 회로의 크기를 최소화하였다. 또한, 선형적인 혼합 신호를 출력하여 베이스밴드에서의 신호왜곡을 감소 시켰으며, 주파수 혼합작용과 증폭작용이 동시에 이루어지므로 변환이득을 얻을 수 있고 분포형 증폭이론을 적용하여 광대역특성을 갖도록 설계하였다. VCO(voltage control oscillator)의 설계는 대신호 해석을 통한 발진기 이론을 도입하여 비교적 안정된 신호를 출력할 수 있도록 설계 제작하였다. 베이스밴드 처리부의 변복조 시스템은 선호의 대역폭을 넓히고 내잡음 간섭성 등에 우수한 방식으로 알려져 있는 DS/SS(Direct Sequence/spread Spectrum) 방식의 시스템 설계이론을 적용하였다. 본 연구에서는 BER 특성이 우수하고 고속 디지털 신호처리에 유리한 DQPSK 변/복조방식을 채택하였으며 PN 부호 발생기는 m-계열 부호를 출력하도록 하였다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.41-46
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• 2007

본 논문은 두 개의 공통 게이트 증폭단을 사용한 캐스코형 CMOS 저잡음 증폭기의 후치 선형화 기법을 제안한다. 제안된 기법은 두 개의 공통 게이트 FET 단을 사용하며, 한 FET는 공통 소스단에서 전달된 전류 성분 중 선형 전류 성분만을 부하에 전달하고, 다른 한 단은 3차 혼변조 전류를 흡수하도록 동작한다. 선형 전류 성분과 혼변조 전류 성분을 선택적으로 분류하기 위해 $0.18{\mu}m$ CMOS 공정에서 제공되는 후막 (thick oxide) FET를 혼변조 전류 흡수용 FET로, 박막 (thin oxide) FET를 선형 전류 버퍼로 사용하였다. 제안된 방법을 검증하기 위해 $0.18{\mu}m$ CMOS 공정을 이용하여 2.14GHz에서 동작하는 저잡음 증폭기를 설계하였다. 제작된 차동 증폭기는 1.8V 전원에서 12.4mA를 소모하며, 측정 결과로 11 dBm IIP3, 15.5 dB 전력이득, 그리고 2.85 dB 잡음지수를 특성을 얻었다. 이는 후치 선형화가 없는 회로에 비해 7.5dB의 $IIP_{3}$ 개선된 결과이다.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.742-750
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• 2018

본 논문에서는 $0.13{\mu}m$ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 $82{\AA}$에서 5V MOS 소자의 gate oxide 두께인 $125{\AA}$을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. $0.13{\mu}m$ Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 $485.21{\mu}m{\times}440.665{\mu}m$($=0.214mm^2$)이다.

• 전기전자학회논문지
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• 제27권4호
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• pp.494-500
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• 2023

영상처리는 현재 다양한 분야에서 활용되고 있다. 그중 자율주행 자동차, 의료 영상처리, 로봇 제어 등은 빠른 영상처리 응답 속도가 필요하다. 이를 충족하기 위해 실시간 처리를 위한 하드웨어 설계가 활발히 연구되고 있다. 하드웨어 처리 속도는 입력 영상의 크기 외에도, 이미지에서 라인과 프레임을 구분하는 비활성화 영상 공백 구간의 크기에 영향을 받는다. 본 논문에서는 비활성화 영상 공백 구간과 밀접한 관련이 있는 라인메모리 유형에 따라 세 가지 스케일러 구조를 설계한다. 이 구조들은 Verilog 표준 언어를 사용하여 하드웨어로 설계되고, Xilinx Vivado 2023.1을 이용하여 field programmable gate array 환경에서 논리회로로 합성된다. 합성된 결과는 실시간 처리할 수 있는 표준 이미지 크기를 비교하면서 프레임 레이트 분석에 사용된다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.21-29
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• 2004

본 논문에서는 Dual oxide를 갖는 Nano-scale CMOSFET에서 각 소자의 Hot carrier 특성을 분석하여 두 가지 중요한 결과를 나타내었다. 하나는 NMOSFET Thin/Thick인 경우 CHC stress 보다는 DAHC stress에 의한 소자 열화가 지배적이고, Hot electron이 중요하게 영향을 미치고 있는 반면에, PMOSFET에서는 특히 Hot hole에 의한 영향이 주로 나타나고 있다는 것이다. 다른 하나는, Thick MOSFET인 경우 여전히 NMOSFET의 수명이 PMOSFET의 수명에 비해 작지만, Thin MOSFET에서는 오히려 PMOSFET의 수명이 NMOSFET보다 작다는 것이다. 이러한 분석결과는 Charge pumping current 측정을 통해 간접적으로 확인하였다. 따라서 Nano-scale CMOSFET에서의 NMOSFET보다는 PMOSFET에 대한 Hot camel lifetime 감소에 관심을 기울여야 하며, Hot hole에 대한 연구가 진행되어야 한다고 할 수 있다.

• 한국산학기술학회논문지
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• 제11권5호
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• pp.1616-1626
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• 2010

유통매장에서는 상품 도난을 방지하기위하여 상품에 전자식 식별장치를 부착하는 도난방지시스템을 많이 사용하고 있다. 특히 고가의 상품을 판매하는 곳에서는 자기장 통신을 이용한 능동형 자명식(自鳴式) 도난방지 시스템을 사용하고 있다. 그러나 자기장 통신의 단일밴드방식의 자명식 도난방지시스템은 금속성분이 많은 설치환경에서는 오보 발생이 빈번하여 제공된 시스템을 충분히 활용하지 못하고 있다. 본 논문은 자기장 통신 주파수인 VLF대역과 UHF대역의 듀얼밴드 무선통신을 이용하여 설치환경에 대한 자기장신호 수신 성능향상 과 오보 발생 빈도를 개선한 지능형 자명식 도난방지시스템 구현 방안을 제시하였다. 태그 수신부의 VLF 수신코일 회로 변경설계 및 공진회로 개선연구를 통해 태그의 인식범위 향상 및 수신특성이 개선되어 졌다. 또한 태그에 UHF대역 무선통신기술을 결합하여 통신거리 증대 및 데이터 무결성을 향상시킴으로써 오보발생 빈도가 최소화됨을 실험을 통하여 검증하였다. 본 연구의 결과물을 이용하여 다수개의 출구를 가진 사이트에 경제적인 시스템 구축 및 낮은 오보발생을 가진 고 신뢰성 고가상품용 도난방지 시스템 구현이 가능하다.

• 한국통신학회논문지
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• 제24권10A호
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• pp.1546-1554
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• 1999

본 논문에서는 결함 및 마스크, 스위칭 기능을 포함한 결함에 대한 동적 구조를 갖는 결함 허용 시스템에 대하여 신뢰도 평가를 할 수 있는 동적 결함 트리 알고리듬(Dynamic Fault Tree Algorithm)을 제안한다. 본 알고리듬에서는 동적 특성을 표현할 수 있는 FDEP, CSP, SEQ, PAG 게이트 정의로부터 출발한다. 이러한 게이트의 정의는 시스템의 동적 특성을 만족시키기 위해 시스템의 상태증가를 유발하는 기존의 마코브 모델과 시스템의 정적 특성에 대해서만 평가 가능했던 결함 트리 모델에 대한 제약조건을 해결할 수 있었다. 본 논문에서는 제시한 알고리듬의 장점을 입증하기 위하여 동적 특성을 가지는 TMR(Triple Modular Redundancy) 시스템과 이중화 중복 시스템(Dual Duplex System)에 대해 기존의 알고리듬과 제시하는 알고리듬을 적용하여 신뢰성 평가를 수행한 후 이를 통해 제시하는 알고리듬이 동적 여분을 사용하는 시스템이나 순차 종속 고장들을 가지는 시스템, 결함과 오류의 복구 기술을 가지는 시스템들에 대해 우수함을 보여준다.

• 한국전기전자재료학회논문지
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• 제32권5호
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• pp.371-375
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• 2019

Developing a thin-film transistor with characteristics such as a large area, high mobility, and high reliability are key elements required for the next generation on displays. In this paper, we have investigated the research trends related to improving the reliability of oxide-semiconductor-based thin-film transistors, which are the primary focus of study in the field of optical displays. It has been reported that thermal treatment in a high-pressure oxygen atmosphere reduces the threshold voltage shift from -7.1 V to -1.9 V under NBIS. Additionally, a device with a $SiO_2/Si_3N_4$ dual-structure has a lower threshold voltage (-0.82 V) under NBIS than a single-gate-insulator-based device (-11.6 V). The dual channel structure with different oxygen partial pressures was also confirmed to have a stable threshold voltage under NBIS. These can be considered for further study to improve the NBIS problem.

• 전기전자학회논문지
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• 제23권1호
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• pp.58-67
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• 2019

NIST 표준으로 정의된 $GF(2^m)$ 상의 슈도 랜덤 곡선과 Koblitz 곡선을 지원하는 타원곡선 암호(ECC) 프로세서 설계에 대해 기술한다. 고정된 크기의 데이터 패스를 사용하여 5가지 키 길이를 지원함과 아울러 경량 하드웨어 구현을 위해 워드 기반 몽고메리 곱셈기를 기반으로 유한체 연산회로를 설계하였다. 또한, Lopez-Dahab 좌표계를 사용함으로써 유한체 나눗셈을 제거하였다. 설계된 ECC 프로세서를 FPGA 검증 플랫폼에 구현하고, ECDH(Elliptic Curve Diffie-Hellman) 키 교환 프로토콜 동작을 통해 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 등가 게이트와 9 kbit의 dual-port RAM으로 구현되었으며, 최대 동작 주파수는 154 MHz로 평가되었다. 223-비트 슈도 랜덤 타원곡선 상의 스칼라 곱셈 연산에 1,112,221 클록 사이클이 소요되며, 32.3 kbps의 처리량을 갖는다.