• 한국정보통신학회논문지
• /
• 제7권3호
• /
• pp.384-389
• /
• 2003

새로운 two-step SOVA 복호기 구조가 제안된다. Trace-back단의 survivor memory에 dual-port RAM 개념이 적용되어, 기존 two-step SOVA 방식에 비해서 복호 지연의 현격한 감소가 가능해진다. Path metric 차이의 절대값이 ACS단 내부에서 계산됨으로써, 기존 two-step SOVA 방식에 비해 시스템의 복잡성이 크게 줄어든다. 제안된 SOVA 복호기 구조는 verilog HDL로 기술되어 동작 시뮬레이션을 거쳐 구조의 타당성이 검증되었으며, FPGA로 구현되었다. 구현된 SOVA복호기는 종래의 비터비 복호기에 가까운 데이터 처리율을 보여주었으며, 구현에 사용된 FPGA 소자 자원은 종래의 비터비 복호기의 약 1.5배 정도이다.

• 전자공학회논문지C
• /
• 제36C권8호
• /
• pp.22-34
• /
• 1999

본 논문에서는 내장된 이중-포트 메모리를 위한 효율적인 테스트 알고리듬을 제안하였다. 제안된 테스트 알고리듬은 기존의 멀티-포트 메모리 테스트 알고리듬들보다 훨씬 빠르게 이중-포트 메모리를 테스트할 수 있으며, 고착 고장, 천이 고장 및 결합 고장을 완벽하게 검출할 수 있다. 또한, 본 연구에서는 제안된 알고리듬을 수행할 수 있는 BIST 회로를 Verilog-HDL을 이용하여 설계하고 시뮬레이션과 합성을 수행하였으며, BIST로 구현된 제안된 테스트 알고리듬의 높은 효율성을 다양한 크기의 내장 메모리에 대한 실험을 통하여 확인할 수 있었다.

• 한국정보전자통신기술학회논문지
• /
• 제3권3호
• /
• pp.3-7
• /
• 2010

SoC와 같은 고밀도 반도체 메모리의 신호선 사이의 간격이 급속히 좁아짐에 따라 고장 발생률 또한 증가하여 이를 위한 효과적인 테스트 기법이 요구되고 있다. 본 논문에서는 테스트의 복잡도와 시간을 줄일 수 있도록 임베디드 DRAM의 내부에 내장할수 있는 SRAM의 구조를 제안한다. 제안하는 테스트 구조를 사용하면 메모리 테스트를 싱글 포트 메모리에 대한 테스트로 처리하므로써 높은 테스트 복잡도 없이 듀얼 포트 메모리의 읽고 쓰는 동작을 동시에 수행하는 것이 가능하므로 테스트 시간을 단축시킬 수 있다.

• 대한전자공학회논문지SD
• /
• 제39권10호
• /
• pp.57-64
• /
• 2002

허프만 코덱의 Look-up table 구조에 이용되는 기존 CAM(Content Addressable Memory) 셀의 구조는 읽기 및 쓰기동작과 매치동작이 분리되어 수행되지 않는다. 그래서 제어가 복잡해지고, 읽기 및 쓰기동작시에 매치라인이 플로팅 상태가 되어 오작동을 유발할 수 있다는 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선하여 데이터를 고속으로처리할 수 있도록 읽기, 쓰기동작 및 매치동작을 독립적으로 수행하는 DBLCAM(Dual Bit Line CAM)과 RAM보다 엑세스 속도가 빠른 Two-port SRAM을 사용하여 고속의 Look-up table을 설계하였다. 본 논문에서 제안된 DBLCAM과 Two-port SRAM을 이용한허프만 코텍의 Look-up table은 Cadence를 사용하여 설계하였으며, 레이아웃은 0.6㎛ 2-poly 3-metal CMOS full custom으로 수행하였다. 그리고 모의실험에는 Hspice를 이용하였다.

• 한국정보통신학회논문지
• /
• 제14권11호
• /
• pp.2541-2547
• /
• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 한국정보통신학회논문지
• /
• 제15권10호
• /
• pp.2209-2216
• /
• 2011

본 논문에서는 Magnachip $0.18{\mu}m$ 공정을 이용하여 PMIC용 32bit eFuse OTP IP를 설계하였다. eFuse 링크 아래에 N-Well을 두어 프로그램시 eFuse 링크와 p-기판의 VSS가 단락되는 문제점을 해결하였다. 그리고 디코딩된 WERP (WL Enable for Read or Program) 신호가 eFuse OTP 메모리로 바로 입력되는 경우 듀얼 포트 eFuse OTP 메모리 셀의 RWL (Read Word-Line)과 WWL (Write Word-Line)을 선택적으로 활성화해 주는 WL 구동회로를 제안하였다. 또한 BL 프리차징 회로에서 delay chain을 제거하여 제어회로의 레이아웃 면적을 줄였다. 메모리 테스트 장비를 이용하여 제작된 94개의 샘플 die를 측정한 결과 5.5V의 프로그램 전압에서 100%의 수율을 얻었다.

• 제어로봇시스템학회논문지
• /
• 제10권2호
• /
• pp.178-184
• /
• 2004

In this paper, we designed an image processing system for the high speed line-scan camera which adopts the new memory model we proposed. As a resolution and a data rate of the line-scan camera are becoming higher, the faster image processing systems are needed. But many conventional systems are not sufficient to process the image data from the line-scan camera during a very short time. We designed the memory controller which eliminates the time for transferring image data from the line-scan camera to the main memory with high-speed SRAM and has a dual-port configuration therefore the DSP can access the main memory even though the memory controller are writing the image data. The memory controller is implemented by VHDL and Xilinx SPARTAN-IIE FPGA.

• 한국통신학회논문지
• /
• 제19권6호
• /
• pp.1046-1055
• /
• 1994

본 논문에서는 영상 신호처리에 적합한 고속 1 line VRAM을 ASIC화 설계하기 위하여 엑세스 시간특성 및 집적도가 우수한 3-TR dual-port 다이나믹 셀을 채용하여 메모리 코어를 설계하였다. 고속 파이프라인 동작을 위하여 서브어레이 1로부터 첫 행을 분리하였고, TM기 비트 라인에 데이터 래치 구조를 채용하여 한 번지의 동시 입.출력이 가능하도록 설계하였다. 주변 회로로 번지 선택기, 1/2V 전압 발생기를 각각 설계하여 개선된 동작특성을 확인한 후 1.5[ m] CMOS 설계규칙을 이용하여 ASIC화 설계하였다.

• 제어로봇시스템학회논문지
• /
• 제5권6호
• /
• pp.691-697
• /
• 1999

This paper describes the implementation of a high speed image processing board. This image processing board is consist of a image acquisition part and a image processing part. The image acquistion part is digitizing the image input data from CIS and save it to the dual port RAM. By putting on the dual port memory between two parts, during acquistion of image, the image processing part can be effectively processing of large-volume image data. Most of all image preprocessing part are integrated in a large-scaled FPGA. We arwe using ADSP-2181 of the Analog Device Inc., LTD. for a image processing part, and using the available all memory of DSP for the large-volume image data. Especially, using of IDMA exchanges the data with the external microprocessor or the external PC, and can watch the result of image processing and acquired image. Finally, we show that an implemented image processing board used for the simulation of image retreval by the one of the typical application.

• 한국정보통신학회논문지
• /
• 제16권7호
• /
• pp.1455-1462
• /
• 2012

본 논문에서는 BCD 공정 기반으로 PMIC용 고신뢰성 24비트 듀얼 포트(dual port) eFuse OTP 메모리를 설계하였다. 제안된 dynamic pseudo NMOS 로직회로를 이용한 프로그램 데이터 비교회로는 program-verify-read 모드에서 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그래서 한 개의 PFb 핀만 테스트하므로 eFuse OTP 메모리가 정상적으로 프로그램 되었는지를 확인할 수 있다. 그리고 program-verify-read 모드를 이용하여 프로그램된 eFuse 저항의 변동을 고려한 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 회로를 설계하였다. Magnachip $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 eFuse OTP 메모리의 레이아웃 면적은 $289.9{\mu}m{\times}163.65{\mu}m$($=0.0475mm^2$)이다.