• 대한전자공학회논문지SP
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• 제40권5호
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• pp.332-346
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• 2003

본 논문에서는 2차원 DWT(Discrete Wavelet Transform)를 이용하여 디지털 영상을 압축 및 복원할 수 있는 시스템을 구현하였다. 제시한 DWT 기반 영상압축 시스템은 크게 영상을 압축하는 FPGA 보드와 영상을 복원하는 응용 소프트웨어로 구성된다. 먼저 영상을 압축하는 FPGA는 A/D 변환기로부터 영상을 받아들여서 웨이블릿 변환을 이용하여 영상을 압축하고 PCI 인터페이스를 이용하여 PC로 저장하며, PC에 저장된 압축된 영상정보는 응용 소프트웨어를 이용하여 복원된다. 영상압축 시스템은 A/D 변환기에 동기하여 NTSC YCbCr(4:2:2)의 640×240 영상을 초당 약 60 필드 압축한다. 구현된 하드웨어는 APEX20KC EP20K1000CB652-7의 FPGA에서 11,120개의 LAB(Logic Array Block)와 27,456개의 ESB(Embedded System Block)를 사용하여 하나의 FPGA내에 사상되었다. 전체적으로 33MHz의 클럭을 사용하고 메모리 제어부는 100MHz의 클럭을 사용하여 동작한다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.31-39
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• 2009

본 논문은 전력선 통신용(PLC) SoC ASIC으로 내장된 Analog Front-end(AFE)를 바탕으로 낮은 소비 전력과 저 가격을 달성할 수 있었으며, CMOS공정으로 구현된 AFE와, 1.8V동작의 Core Logic구동용 LDO, ADC, DAC와 IO pad를 구동하기 위한 LDO로 구성되어 있다. AFE는 Pre-amplifier, Programmable gain Amplifier와 10bit ADC의 수신 단으로 구성되며, 송신 단은 10bit differential DAC, Line Driver로 구성되어 있다. 본 ASIC은 0.18 um 1 Poly 5 Metal CMOS로 구현 되었으며, 동작전압은 3.3 V단일 전원만 사용하였고, 이때 소모 전력은 대기 시에 30mA이며, 동작 시 전력은 300mA으로 에코 디자인 요구를 만족하게 하였다. 본 칩의 Chip size는 $3.686\;{\times}\;2.633\;mm^2$ 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.184-193
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• 2015

This paper proposes a cost-efficient and automatic method for large data acquisition from a test chip without expensive equipment to characterize random process variation in an integrated circuit. Our method requires only a test chip, a personal computer, a cheap digital-to-analog converter, a controller and multimeters, and thus large volume measurement can be performed on an office desk at low cost. To demonstrate the proposed method, we designed a test chip with a current model logic driver and an array of 128 current mirrors that mimic the random process variation of the driver's tail current mirror. Using our method, we characterized the random process variation of the driver's voltage due to the random process variation on the driver's tail current mirror from large volume measurement data. The statistical characteristics of the driver's output voltage calculated from the measured data are compared with Monte Carlo simulation. The difference between the measured and the simulated averages and standard deviations are less than 20% showing that we can easily characterize the random process variation at low cost by using our cost-efficient automatic large data acquisition method.

• 한국정보통신학회논문지
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• 제20권12호
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• pp.2317-2325
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• 2016

본 논문은 reference driver를 이용한 10비트 10MS/s 축차근사형(SAR: Successive Approximation Register) 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)를 제안한다. 제안하는 SAR ADC는 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직, 그리고 공급 전압 노이즈에 대한 내성을 향상시키는 reference driver로 구성된다. ${\pm}0.9V$의 아날로그 입력전압을 가지는 SAR ADC를 위해 reference driver는 0.45V, 1.35V의 기준 전압을 생성한다. 설계된 SAR ADC는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 1.8V의 공급전압을 사용하였다. 제안된 SAR ADC는 reference driver를 이용하여 +/- 200mV의 공급 전압 변화에서도 ${\pm}0.9V$의 입력 범위를 유지한다. 10MS/s의 샘플링 주파수에서 5.32mW의 전력을 소모한다. 측정된 ENOB는 9.11 비트 이며, DNL과 INL은 각각 +0.60/-0.74 LSB와 +0.69/-0.65 LSB이다.

• 디지털융복합연구
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• 제17권7호
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• pp.131-138
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• 2019

전 세계 전력 생산 에너지의 비율은 석탄이 40%, 천연가스 20%, 수력 16%, 원자력 15%, 석유 6%로 모두가 환경오염을 유발하는 에너지다. 또한 화석연료는 지구상에 자원의 편중이 심하기 때문에 가격과 공급면에서 심각한 문제를 야기한다. 이러한 문제로 화석 연료를 대체하게 될 차세대 친환경 에너지로써 태양광 에너지가 각광 받고 있다. 이에 본 연구에서는 국내 공단에 Test-Bed를 선정하여 수용가의 대응용 태양광 ESS 시스템 적용함에 있어 Peak-cut 운영을 위한 Charge Operation Plan과 Discharge Operation Plan 운영방안을 최대수요전력 감소 시뮬레이션을 통해 검증하고자 한다. 이를 위해 전력사용량이 가장 많은 11월부터 2월의 전력사용량을 선정하여 Charge/Discharge Logic을 적용했다. 본 논문에서 제시한 충전/방전 로직에 따른 시뮬레이션 결과, ESS Peak-cut 서비스 이후의 최대수요전력이 감소하였으며 Peak-target 전력의 50%로 감소함에 따라 계약전력 또한 감소함을 알 수 있다. 이를 통해 계약전력 감소는 해당 수용가의 기본 전력 값을 감소시켜, 경제적 우월성을 기대할 수 있을 뿐만 아니라 전기품질 향상 및 전력공급시스템의 안정화에도 기여할 수 있을 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.1-9
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• 2009

가산기는 기본적인 산술 연간 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 주 논문에서는 기존의 모듈 I과 모듈III를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈 I을 거치지 않고 입력 A, B, Cin에 의해 모듈III를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 $0.18{\mu}m$ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교하였다.

• 인터넷정보학회논문지
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• 제12권5호
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• pp.47-61
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• 2011

최근 사이버 범죄의 증가와 그 대상 시스템의 다양화로 인하여 디지털 포렌식의 중요성이 커지고 있다. 일부 시스템들은 전원이나 네트워크를 차단하지 않고 수사하는 live forensic의 방법을 채택하고 있는데, 인터넷 사용이 일반화됨에 따라 live forensic 방법이 채택되는 횟수가 증가하고 있다. 그러나 live forensic 기술이 상당한 발전을 거듭하였음에도 불구하고 원격으로 접근하여 행해지는 Anti-forensic 행위에는 여전히 취약한 실정이다. 이와 같은 문제를 해결하기 위하여 첫 번째로 우리는 Anti-forensic 행위를 5개의 계층으로 분류하고 각 계층별로 가능한 Anti-forensic 행위의 시나리오를 생성하는 방법을 제안하였다. 두 번째로 fuzzy 전문가 시스템을 제안하여 효과적으로 Anti-forensic 행위를 탐지할 수 있도록 하였다. 몇몇 Anti-forensic 행위에 사용되는 명령어들은 일반적인 시스템 관리를 위하여 사용되는 명령어와 매우 유사하다. 따라서 우리는 fuzzy logic을 사용하여 모호한 데이터를 다룰 수 있도록 하였다. 미리 정의된 시나리오에서 명령어와 옵션 및 인자 값을 이용하여 룰을 생성하고 fuzzy 전문가 시스템에 이 룰을 학습하도록 하여 유사한 행위가 탐지되었을 때 추론을 통하여 수사관에게 얼마나 위험한 행위인지 알려준다. 이 시스템은 live forensic 수사가 진행될 때 발생할 수 있는 Anti-forensic 행위를 실시간으로 탐지할 수 있도록 하여 증거 데이터의 무결성을 유지하도록 한다.

• 전자공학회논문지SC
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• 제41권6호
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• pp.67-74
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• 2004

기존의 아날로그 제어방식과는 달리 디지털 제어 방식은 기본적으로 마이크로프로세서를 포함하고 있기 때문에 아날로그 제어방식에서는 할 수 없었던 DC-DC 컨버터 내부 파라미터에 대한 모니터링이 가능하며, 아날로그 제어방식에서는 처음의 사양에 의해 고정된 출력전압을 얻었지만 디지털 제어 방식에서는 PC와 DC-DC 컨버터의 통신을 통하여 사용자가 원하는 임의의 전압을 얻어낼 수 있고 원격제어가 가능하다. 또한 PC와의 통신을 통해 원거리에 있는 DC-DC 컨버터에 정확한 전압이 출력되고 있는지 또는 비정상적인 전압이 출력되고 있는지를 감시, 진단할 수 있다는 장점을 가지고 있다. 본 논문에서는 이와 같은 디지털 제어기의 장점과 함께 디지털 제어기의 저가격화에 대한 실용성을 제시하고자 하였다. 이러한 기능들을 구현하기 위해 AD 컨버터와 PWM 로직이 내장되어 있는 저가의 정수형 On-chip 마이크로 콘트롤러인 Renesas사의 H8/3672를 사용하였다. 디지털 제어기는 Flyback 컨버터에 적용되었으며, DC 20∼30V 입력으로부터 기본 DC 5V 출력전압을 갖도록 설계되었고, 또한 에뮬레이터를 이용하여 PC상에서 원격으로 DC 0V에서 DC 5V이상까지의 다양한 출력 전압을 만들 수 있다. PWM의 듀티(Duty) 제어를 위한 제어기로써는 PID제어기 중에서 PD제어기를 사용하였다. 본 논문에서 설계된 디지털 제어방식 컨버터의 실용성을 검토하기 위해 과도상태의 특성과 정상 상태의 특성을 분석하여 정수형의 저가형 마이크로 콘트롤러를 이용한 Flyback 컨버터의 실용성을 검토하였다.

• 융합신호처리학회논문지
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• 제4권2호
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• pp.61-69
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• 2003

본 논문에서는 반도체 소자의 DC 파라메터에 대한 특성을 검사하는 DC 파라메터 검사 시스템을 개발하였다. 개발된 시스템은 IBM-PC와 연결하기 위한 CPLD(Complex Programmable Logic Device)로 구현된 연결부와 ADC/DAC부, 전압원/전류원, 가변저항부, 측정부로 구성되어 있다. 제안된 시스템에서 정전압원과 정전류원은 하나의 회로로 설계하여 외부의 컴퓨터에서 주어지는 모드명령에 의해 선택되도록 하였으며, VHDL(VHSIC Hardware Description Language)을 사용하여 회로를 제어하고 신호를 변환하는 기능을 CPLD로 설계하였다. 제안된 시스템은 두 개의 채널을 가지고 있으며, VFCS(Voltage Force Current Sensing) 모드와 CFVS(Current Force Voltage Sensing) 모드로 동작할 수 있도록 하였다. 검사 전압의 범위는 0(V)-10(V)까지이고, 검사전류의 범위는 0[mA]-100[mA]까지로 다이오드를 사용하여 설계된 회로의 성능을 검증하였다.

• 디지털융복합연구
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• 제11권2호
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• pp.205-214
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• 2013

애자일 개발방법론 기반의 소프트웨어 개발 프로젝트에서도 각광받고 있는 팀의 공동작업이 일반화되고 있다. 효율적인 팀워크는 보다 효과적인 팀 관리운영과 프로젝트의 성과 측면에서 매우 중요하다. 기존의 소프트웨어 개발 인력배치는 휴리스틱 방법을 사용하였지만 이를 보완하기 위한 알고리즘적 접근법도 필요하다. 본 논문에서는 팀워크 기반의 소프트웨어 개발 프로젝트에서 개발자의 인력 배치를 위한 수학적 접근 방안을 제안하였다. 제안한 방안은 6개의 프로세스로 구성되며, 각 프로세서에서의 활동을 수학적으로 정의하였고, 기능배치매트릭스를 사용하였다. 본 논문에서 제시한 접근방법의 유용성을 증명하기 위하여 사례 연구를 제시하였다. 본 논문은 그동안 직관적이나 경험적 방법으로 팀을 구성하는 방식에서 벗어나, 계량적인 논리에 의해 인적자원을 할당하는 수학적 접근방법을 개발하였다는데 큰 의의가 있다.