• 한국통신학회논문지
• /
• 제31권1C호
• /
• pp.8-13
• /
• 2006

A new RS(Reed Solomon) Decoder design method, using Galois Subfield GF($2^4$) Multiplier, is described. The Decoder is designed using Normalized error position stored ROM. Here New Inverse Calculator in GF($2^8$) is designed, which is simpler and faster than the classical GF($2^8$) direct inverse calculator, using the Galois Subfield GF($2^4$) Arithmatic operator.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1986년도 추계학술발표회 논문집
• /
• pp.92-102
• /
• 1986

In this paper, Modular cell approach was applied to custom IC design or RS decoder. For the design of RS decoder by modular cells, 3 basic cells and one extra circuit are designed, these are, SYN cell for syndrome calculation, AL cell for error locator polynomial calculation, and REM cell for remaining error transform calculation. RS decoder design by these basic cells is very simple and regular, and naturally suitable for VLSI RS decoder design.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2010년도 춘계학술대회 논문집
• /
• pp.3-3
• /
• 2010

The Characteristics of Digital Vterbi Decoder utilizing the analog parallel processing circuit technology is proposed. The Analog parallel structure of the viterbi decoder acted by a replacement of the conventional digital viterbi Decoder is progressing fastly. The proposed circuits design han, low distortion, high accuracy over the previous implementation and dynamic programming.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.825-828
• /
• 1999

A Viterbi Decoder for IMT2000 Mobile Station based on cdma200 is implemented in this paper. There are fundamental traffic channel, supplemental traffic channel for user data transmission and dedicated control channel for signal transmission in cdma2000. This decoder can decode these channels simultaneously, and support l/2, l/3, 1/4 code rate decoding. In case of fundamental channel decoding, it needs about 1100 logic cells and 30000 bit memory block.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
• /
• pp.183-185
• /
• 1988

Some efficient methods for solving the equations over GF($2^m$) are proposed in this paper. Using these algorithms, parallel decoder for a triple-error-correcting(31, 16) BCH code is implemented. By incorporating with ROM and PAL which are inserted in a decoder, the complex logic circuits can be substantially reduced and therefore a high speed decoder can be constructed.

• 방송공학회논문지
• /
• 제16권6호
• /
• pp.1018-1025
• /
• 2011

H.264/AVC의 스케일러블확장 표준인 SVC(Scalable Video Coding)는 하나의 비트스트림으로 다양한 공간, 시간, 화질 계층의 비디오를 제공할 수 있는 컨버전스용 코덱이다. 최근, 감시 비디오, 모바일 방송 등에 활용하기 위한 실시간 SVC 코덱 개발이 진행되고 있다. 본 논문은 임베디드 DSP 기반의 H.264/SVC 복호기의 설계 및 구현을 기술한다. 본 연구에서는 PC 환경에서 실시간 최적화된 OSD(Open SVC Decoder)의 구조와 복잡도를 분석하고, 이를 이용하여 TI사의 Davinci EVM(Evaluation Module) 보드에 실시간 SVC 복호기를 구현하였다. 구현된 H.264/SVC 복호기는 QCIF, CIF급 해상도는 50Hz 이상, SD는 15Hz까지 실시간으로 복호화할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제43권11호
• /
• pp.90-97
• /
• 2006

본 논문에서는 Multi-band OFDM(MB-OFDM) 시스템에 적합한 고속 연판정 비터비 디코더의 효율적인 하드웨어 구조에 대해서 제시한다. MB-OFDM 시스템은 최대 480Mbps의 데이터 속도를 처리해야 하고 시스템 클럭으로 528MHz가 제공되기 때문에, 설계의 신뢰도를 향상시키기 위해 병렬처리 구조를 사용한다. 따라서, 비터비 디코더도 여러 개의 데이터를 동시에 처리하는 병렬처리 구조를 지원해야 하며, 또한 고속의 데이터를 처리하기 위한 하드웨어 구조를 사용해야 한다. 본 논문에서는 4-way 병렬처리에 적합하면서도 동시에 하드웨어 부담을 최소화할 수 있는 비터비 디코더의 하드웨어 구조를 제시한다. 이를 위해, 비터비 디코더의 핵심 기능블록이라 할 수 있는 ACS의 다양한 구조를 비교 및 분석하고 하드웨어와 동작속도 측면에서 가장 적합한 구조를 찾아내도록 한다. 최적의 하드웨어 구조로 설계된 비터비 디코더는 Verilog HDL로 설계 및 검증되었으며, 하드웨어 복잡도 및 동작속도 측정을 위해 TSMC 0.13um 공정으로 합성되었다. 합성결과, 제시된 구조는 약 280K 게이트로 구성되었으며 MB-OFDM 시스템이 요구하는 동작 주파수내에서 동작함을 확인하였다.

• 한국통신학회논문지
• /
• 제28권3C호
• /
• pp.215-223
• /
• 2003

차세대 이동 통신인 IMT2000에서는 3GPP 및 3GPP2규격 모두에서 터보코드가 채널 코딩기법으로서 길쌈부호와 함께 표준으로 채택되어 있으며 특히 3GPP규격에서는 제한길이 4인 1/3 터보코드가 채택되어 있다. 본 논문에서는 상기 터보 코드를 복호하기 위한 복호기의 구조를 제시하고, 3GPP 규격의 터보 코드를 복호할 수 있는 복호기를 설계하였다. 특히 효율적인 동작을 위하여 내부 SISO 복호기로서 레지스터교환방식을 적용하고 새로운 구조의 누적 메트릭 정규화 부를 포함한 SOVA복호기를 설계하였다. 개발 터보 복호기의 성능 예측을 위하여 MATLAB을 통하여 시뮬레이션하였으며, VHDL을 사용하여 파 모듈의 제어를 위한 제어블럭, 입력 제어 버퍼, SOVA 내부 복호기를 포함한 전체 터보 복호기를 설계하였다. 설계한 복호기는 Synopsys사의 FPGA express에서 합성하고, EPF200SRC240-3 FPGA에 이식하여 하드웨어적으로 동작을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제44권7호통권361호
• /
• pp.81-89
• /
• 2007

비터비 복호기는 디지털 통신 시스템에서 순방향 오류 정정을 위해서 사용하는 핵심적인 부분으로 최우 추정 복호 방식의 알고리즘을 사용한다. 비터비 복호기는 복호기 상태의 개수만큼의 경로를 계산하고 역 추적하는 특성 때문에 저 전력화가 상당히 어렵다. 본 논문에서는 기존의 SPEC-T 알고리즘을 구현하는데 있어서 비교기의 동작을 최소화할 수 있는 효율적인 방법을 제안하고 ACS(Add-Compare-Select) 구조와 MPMS(Minimum Path Metric Search) 구조에 이를 적용하였다. 실험 결과, 제안한 ACS 구조와 MPMS 구조는 기존의 구조보다 전력 소모량이 임계 값 26에서 각각 최대 약 10.7%와 11.5% 감소하였고 SPEC-T 구조보다는 전력 소모량이 임계 값 26에서 각각 약 6%와 1.5% 더 감소하였다.

• 한국음향학회지
• /
• 제43권2호
• /
• pp.253-259
• /
• 2024

본 논문에서는 이중 분기 디코더를 갖는 복소 중첩 U-Net 기반의 새로운 음성 향상 모델을 제안하였다. 제안된 모델은 음성 신호의 크기와 위상 성분을 동시에 추정할 수 있도록 복소 중첩 U-Net으로 구성되며, 디코더는 스펙트럼 사상과 시간 주파수 마스킹을 각각의 분기에서 수행하는 이중 분기 디코더 구조를 갖는다. 이때, 이중 분기 디코더 구조는 단일 디코더 구조에 비하여, 음성 정보의 손실을 최소화하면서 잡음을 효과적으로 제거할 수 있도록 한다. 실험은 음성 향상 모델 학습을 위해 보편적으로 사용되는 VoiceBank + DEMAND 데이터베이스 상에서 이루어졌으며, 다양한 객관적 평가 지표를 통해 평가되었다. 실험 결과, 이중 분기 디코더를 사용하는 복소 중첩 U-Net 기반 음성 향상 모델은 기존의 베이스라인과 비교하여 Perceptual Evaluation of Speech Quality(PESQ) 점수가 0.13가량 증가하였으며, 최근 제안된 음성 향상 모델들보다도 높은 객관적 평가 점수를 보였다.