Abstract
Turbo codes are selected as FEC(Forward error correction) codes with convolution code in 3GFP(3rd generation partnership project) and 3GPP2 standard of IMT2000. Especially, l/3 turbo code with K=4 is employed for 3GPP standard. In this paper, we proposed a hardware structure of a turbo decoder and denveloped the decoder for 3GPP standard turbo code. For its efficient operation, we design a SOVA decoder by employing a register exchange decoding block and new path metric normalization block as a SISO constituent decoder. In addition, we estimate its performance under MATLAB 6.0 and designed the turbo decoder including control block, input control buffer, SOVA constituent decoder with VHDL. Finally, we synthesized the developed turbo decoder under Synopsys FPGA Express and verified it with ALTERA EPF200SRC240-3 FPGA device.
차세대 이동 통신인 IMT2000에서는 3GPP 및 3GPP2규격 모두에서 터보코드가 채널 코딩기법으로서 길쌈부호와 함께 표준으로 채택되어 있으며 특히 3GPP규격에서는 제한길이 4인 1/3 터보코드가 채택되어 있다. 본 논문에서는 상기 터보 코드를 복호하기 위한 복호기의 구조를 제시하고, 3GPP 규격의 터보 코드를 복호할 수 있는 복호기를 설계하였다. 특히 효율적인 동작을 위하여 내부 SISO 복호기로서 레지스터교환방식을 적용하고 새로운 구조의 누적 메트릭 정규화 부를 포함한 SOVA복호기를 설계하였다. 개발 터보 복호기의 성능 예측을 위하여 MATLAB을 통하여 시뮬레이션하였으며, VHDL을 사용하여 파 모듈의 제어를 위한 제어블럭, 입력 제어 버퍼, SOVA 내부 복호기를 포함한 전체 터보 복호기를 설계하였다. 설계한 복호기는 Synopsys사의 FPGA express에서 합성하고, EPF200SRC240-3 FPGA에 이식하여 하드웨어적으로 동작을 검증하였다.
