• 한국산학기술학회논문지
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• 제12권6호
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• pp.2747-2753
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• 2011

본 논문에서는, 휴대폰 플래시용 전원을 위한 PWM 전류모드 DC-DC 부스트 컨버터를 제안 하였다. 제안하는 DC-DC 부스터 컨버터는 5 Mhz의 스위칭 주파수로 구동되며, 인덕터와 커패시터의 실장면적을 줄여 휴대전화 소형화에 적합하도록 하였다. 전류모드 DC-DC 부스트 컨버터는 인덕터, 출력 커패시터, MOS 트랜지스터, 귀환저항 등으로 이루어지는 파워단 부분과 펄스폭 변조기, 오실레이터, 에러증폭기 등으로 이루어지는 제어부 블록으로 구성된다. 제안하는 회로는 $0.5\;{\mu}m$ 1-poly 2-metal CMOS 공정으로 설계 및 검증 하였다. 설계된 회로는 모의실험결과 듀티비가 0.15일 때 3.7 V 입력 전압 조건에서 출력 전압이 4.26 V가 나타났고, 출력 전류는 100 mA로 기존의 25 ~ 50 mA 보다 큰 출력을 얻었다. 본 논문의 DC-DC 컨버터는 휴대폰의 카메라 플래시를 고효율로 구동시키며 휴대전화의 소형화에도 기여 할 수 있을 것으로 사료된다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.168-175
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• 2017

본 논문에서는 PMIC 칩에 사용되는 BCD 공정기반에서 5V NMOS 트랜지스터와 기억소자인 eFuse 링크로 구성된 저면적의 5V NMOS-Diode eFuse OTP 셀을 제안하였다. 그리고 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 VREF 회로와 BL S/A 회로의 풀-업 부하 회로에 기존의 VDD 파워 대신 voltage regulation된 V2V ($=2.0V{\pm}10%$)의 전압을 사용하였다. 제안된 VREF 회로와 BL S/A회로를 사용하므로 eFuse OTP IP의 normal read 모드와 program-verify-read 모드에서 프로그램 된 eFuse 센싱 저항은 각각 $15.9k{\Omega}$, $32.9k{\Omega}$으로 모의실험 되었다. 그리고 eFuse OTP 셀에서 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $97.7{\mu}A$로 억제하였다. 그래서 eFuse OTP 셀의 unblown된 eFuse 링크가 unblown 상태를 그대로 유지되도록 하였다. 동부하이텍 130nm BCD 공정을 이용하여 설계된 1kb eFuse OTP 메모리 IP의 레이아웃 면적은 $168.39{\mu}m{\times}479.45{\mu}m(=0.08mm^2)$이다.

• 한국정보전자통신기술학회논문지
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• 제8권4호
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• pp.310-318
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• 2015

본 논문에서는 cell 사이즈가 작은 dual port eFuse OTP(One-Time Programmable)를 사용하면서 VREF(Reference Voltage) 회로를 eFuse OTP IP(Intellectual Property)에 하나만 사용하고 S/A(Sense Amplifier) 기반의 D F/F을 사용하는 BL(Bit-Line) 센싱 회로를 제안하였다. 제안된 센싱 기술은 read current를 6.399mA에서 3.887mA로 줄일 수 있다. 그리고 아날로그 센싱을 하므로 program-verify-read 모드와 read 모드에서 프로그램된 eFuse의 센싱 저항은 각각 $9k{\Omega}$, $5k{\Omega}$으로 낮출 수 있다. 그리고 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $187.845{\mu}m{\times}113.180{\mu}m$ ($=0.0213mm^2$)으로 저면적 구현이 가능한 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.100-105
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• 2010

3GPP LTE (3rd Generation Partner Project Long Term Evolution)에 적용할 수 있는 다중대역 저잡음 증폭기를 90 nm RF CMOS 공정을 이용하여 설계하였다. 설계된 다중대역 저잡음 증폭기는 1.85-2.8 GHz 주파수 범위내의 8개 대역으로 분리돼서 동작하며, 다중대역에서의 성능 최적화를 위해 증폭기 입력단에 다중 캐패시터 어레이를 이용하여 대역에 따른 조정이 되도록 하였다. 입력 신호의 변화에 따른 증폭기의 포화를 방지하기 위해 Current Steering을 이용한 바이패스 모드를 구현하였다. 설계된 저잡음 증폭기는 1.2 V의 공급 전원에서 17 mA를 소모한다. RF 성능은 PLS (Post Layout Simulation)을 통해 검증하였다. 정상상태에서 전력이득은 26 dB, 바이패스모드에서의 전력이득은 0 또는 -6.7 dB를 얻었다. 또한, 잡음지수는 1.78dB, IIP3는 최대 이득 일 때 -12.8 dBm을 가진다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.111-118
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• 2008

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다 측정 결과, 기존의 경우 $50^{\circ}C$에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온($100^{\circ}C$)에서도 정상 전류 0.9mA와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.803-813
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• 2020

본 논문에서는 싱글칩 마이크로컨트롤러를 이용한 고효율 공진형 플라이백 전력변환기를 제안한다. 제안한 전력변환기의 1차측은 하프브리지의 전력구조에 비대칭펄스폭변조(APWM : Asymmetrical Pulse-Width Modulation)을 적용하여 공진형 스위칭을 수행한다. 그리고 2차측은 다이오드 플라이백정류기 전력구조를 이용하고 영전류스위칭(ZCS : Zero Current Switching)으로 동작한다. 그리하여 제안한 컨버터는 고효율을 달성한다. 제안한 컨버터는 제어와 구동을 위하여 싱글칩 마이크로컨트롤러와 부트스랩 회로를 각각 이용하므로 전체적 구조가 매우 간단하다. 본 논문에서는 먼저, 제안한 전력변환기의 전력회로의 동작을 동작모드 별로 설명하고 정상상태 해석을 보인다. 그리고 제안한 전력변환기를 동작시키는 소프트웨어 제어 알고리즘과 구동회로에 관하여 설명하며, 그 후 각 설명에 근거하여 제작된 프로토타입의 실험결과를 통하여 제안한 전력변환기의 동작 특성을 보인다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.261-265
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• 2005

본 논문에서는 하이브리드 자동차용 보조전원 공급이 목적인 DC-DC Converter에 대하여 기술하였다. DC-DC Converter는 차량 내의 헤드램프, 오디오, 각종 ECU등 전기/전자 부하에 전력을 공급하며 또한 12V 보조 배터리를 충전하는데 사용된다. 고주파 동작 조건하에서 유기되는 전자파 노이즈와 스위칭 손실을 저감하기 위하여 컨버터 토폴로지로 위상천이 영전압 풀브리지 방식을 적용하였으며 제어기의 용이한 보상 및 안정된 시스템 응답 특성을 위하여 슬로프 보상이 포함된 전류 모드 제어방식을 사용하였다 정전압/정전류 충전 제어 방식은 전기부하에 안정적인 전원공급과 보조 배터리의 안정적인충전을 보장한다. 초기의 회로 파라메타 설정 및 하드웨어 디버깅을 위하여 시뮬레이션 툴로 PSIM 6.0을 사용하였으며. DC-DC Converter에서 스위칭 소자의 발열문제는 Thermo Tracer 장비를 사용하여 개선하였다.

• 조명전기설비학회논문지
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• 제24권6호
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• pp.52-59
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• 2010

지속적인 전력수요 증가에 따라 대단위 발전설비가 증설되고 있다. 특히, 국제적인 친환경 기조에 따라 배전계통 내에 신재생 에너지를 기반으로 하는 분산전원이 급속히 확산되고 있다. 또한, 전력공급의 신뢰도 향상 및 계통 운영의 유연성을 위해서 배전계통이 망상 형태로 점점 복잡해지고 있는 실정이다. 이러한 변화는 사고시의 고장전류 크기를 증가시킨다. 따라서, 앞으로 고장전류는 현재 설치된 차단기의 차단 한계용량을 넘어설 것으로 예상된다. 이를 위한 해결책으로 보호설비의 교체나 용량증대 등을 들 수 있다. 하지만, 기술적 경제적인 측면을 고려해 볼 때 초전도한류기가 그 대안이 될 수 있다. 본 논문에서는 초전도한류기의 최적 위치를 선정하는 기법을 제안한다. 최적 위치는 초전도한류기의 복합배전계통 내 설치 위치에 따른 설비별 고장전류의 저감에 기초해 설비별 고장율을 재산정하고 이를 통한 수용가별 신뢰도 향상을 신뢰도 민감도 지수를 이용하여 산정한다. 또한, 수지형 계통 및 망상형 계통에 제안한 초전도한류기의 최적 위치 기법을 적용함으로써 그 타당성을 입증하였다.

• 한국정보통신학회논문지
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• 제20권6호
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• pp.1154-1162
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• 2016

본 논문에서는 이진 가중치 전류 기법을 이용한 고속 디지털 LDO(Low Dropout) 레귤레이터를 제안했다. 기존의 디지털 LDO는 일정량의 전류를 한 단계씩 제어하기 때문에 응답하는데 오랜 시간이 걸리며, 링잉 문제가 발생하게 된다. 이중 가중치 전류 기법은 링잉 문제를 제거함으로써 출력전압이 빠르게 안정화되도록 한다. 출력전압이 목표 전압에 안정적으로 도달하면, 디지털 LDO의 동작을 멈추는 프리즈 모드를 추가했다. 제안된 고속 응답 디지털 LDO는 출력 전원 전압이 급격히 바뀌는 시스템에서 응답속도가 느린 DC-DC 변환기와 함께 사용되어 출력전압을 빠르게 변하도록 한다. 제안된 디지털 LDO는 기존의 양방향 시프트 레지스터보다 면적이 56% 감소했고, 리플전압이 87% 감소했다. 제안된 디지털 컨트롤러는 $0.18{\mu}F$ CMOS 공정으로 제작되었다. $1{\mu}F$의 출력 캐패시터에서 정착시간이 $3.1{\mu}F$이고, 리플전압은 6.2mV 였다.

• 한국정보통신학회논문지
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• 제17권10호
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• pp.2359-2368
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• 2013

본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다.