• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2003년도 춘계학술대회 발표 논문집
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• pp.112-115
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• 2003

Sub-90nm급 high speed 소자를 위해서는 extension영역의 shallow junction과 sheet 저항의 감소가 필수적이다. 일반적으로 기생저항은 channel저항의 약 10-20%정도를 차지하도록 제작되므로, 이를 최소화하여 optimize하기 위해서는 기생저항에 대한 성분 분리와 이들이 가지는 저항값에 대한 정량적 계산이 이루어져야 한다. 이에 본 논문은 calibration된 TCAD simulation을 통해 90nm급 Tr. 에서 각 영역의 저항성분을 계산, 평가하는 방법을 제시한다. 이 결과, 특히, extension영역의 표면-accumulation부분이 가장 개선이 있어야 할 부분으로 분석되었으며, 이 저항은 gate하부에 존재하는 extension으로부터 발if되는 측면 doping의 tail영역으로 인해 형성되는 것으로,doping의 abruptness가 가장 중요한 factor인 것으로 판단된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.169-181
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• 2011

In this present paper, a comprehensive drain current model incorporating the effects of channel length modulation has been presented for multi-layered gate material engineered trapezoidal recessed channel (MLGME-TRC) MOSFET and the expression for linearity performance metrics, i.e. higher order transconductance coefficients: $g_{m1}$, $g_{m2}$, $g_{m3}$, and figure-of-merit (FOM) metrics; $V_{IP2}$, $V_{IP3}$, IIP3 and 1-dB compression point, has been obtained. It is shown that, the incorporation of multi-layered architecture on gate material engineered trapezoidal recessed channel (GME-TRC) MOSFET leads to improved linearity performance in comparison to its conventional counterparts trapezoidal recessed channel (TRC) and rectangular recessed channel (RRC) MOSFETs, proving its efficiency for low-noise applications and future ULSI production. The impact of various structural parameters such as variation of work function, substrate doping and source/drain junction depth ($X_j$) or negative junction depth (NJD) have been examined for GME-TRC MOSFET and compared its effectiveness with MLGME-TRC MOSFET. The results obtained from proposed model are verified with simulated and experimental results. A good agreement between the results is obtained, thus validating the model.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.106-113
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• 2006

Electrical properties of $Si_{0.88}Ge_{0.12}(C)$ p-MOSFETs have been exploited in an effort to investigate $Si_{0.88}Ge_{0.12}(C)$ channel structures designed especially to suppress diffusion of dopants during epitaxial growth and subsequent fabrication processes. The incorporation of 0.1 percent of carbon in $Si_{0.88}Ge_{0.12}$ channel layer could accomodate stress due to lattice mismatch and adjust bandgap energy slightly, but resulted in deteriorated current-voltage properties in a broad range of operation conditions with depressed gain, high subthreshold current level and many weak breakdown electric field in gateoxide. $Si_{0.88}Ge_{0.12}(C)$ channel structures with boron delta-doping represented increased conductance and feasible use of modulation doped device of $Si_{0.88}Ge_{0.12}(C)$ heterostructures.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.917-921
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• 2013

본 연구에서는 이중게이트 MOSFET의 전도중심에 따른 항복전압의 변화를 분석하였다. DGMOSFET에 대한 단채널효과 중 낮은 항복전압은 소자동작에 저해가 되고 있다. 항복전압분석을 위하여 포아송방정식의 분석학적 전위분포를 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였다. 소자 파라미터인 채널길이, 채널두께, 게이트 산화막 두께 그리고 도핑농도 등에 대하여 전도중심의 변화에 대한 항복전압의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 항복전압특성을 분석하였다. 분석결과 항복전압은 소자파라미터에 에 대한 전도중심의 변화에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국정보통신학회논문지
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• 제19권6호
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• pp.1399-1404
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 드레인 유도 장벽 감소 현상의 변화에 대하여 분석하고자한다. 드레인 전압이 소스 측 전위장벽에 영향을 미칠 정도로 단채널을 갖는 MOSFET에서 발생하는 중요한 이차효과인 드레인 유도 장벽 감소는 문턱전압의 이동 등 트랜지스터 특성에 심각한 영향을 미친다. 드레인 유도 장벽 감소현상을 분석하기 위하여 포아송방정식으로부터 급수형태의 전위분포를 유도하였으며 차단전류가 10^-7 A/m일 경우 비대칭 이중게이트 MOSFET의 상단게이트 전압을 문턱전압으로 정의하였다. 비대칭 이중게이트 MOSFET는 단채널 효과를 감소시키면서 채널길이 및 채널두께를 초소형화할 수 있는 장점이 있으므로 본 연구에서는 채널길이와 두께 비에 따라 드레인 유도 장벽 감소를 관찰하였다. 결과적으로 드레인 유도 장벽 감소현상은 단채널에서 크게 나타났으며 하단게이트 전압, 상하단 게이트 산화막 두께 그리고 채널도핑 농도 등에 따라 큰 영향을 받고 있다는 것을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.254-254
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• 2011

현재 AMLCD(Active Matrix Liquid Crystal Display)는 노트북, 컴퓨터, TV등 여러 영상매체에 있어 가장 많이 활용되고 있는 디스플레이로 손꼽힌다. AMLCD에 구동소자로 사용되는 a-Si:H TFT는 낮은 제조비용과 축적된 기술을 바탕으로 가장 많이 쓰이고 있다. 특히 a-Si이 가지는 소형화나 대형화의 편의성은 모바일 기기, projection TV, 광고용 패널 등 적용분야가 점점 넓어지고 있는 추세이다. 하지만 a-Si라는 물질 자체가 가지는 낮은 이동도는 더 많은 application을 위해 해결되어야 할 과제이다. 낮은 이동도는 a-Si 실리콘 원자간 결합의 불규칙성 및 무질서와 dangling bond에 의한 localize state(deep trap, band tail)의 존재 때문에 발생하며 결과적으로 TFT 소자의 특성의 저하를 가져온다. 앞선 연구에서는 carrier이동도의 개선을 위해서 첫 번째로 insulator층과 active층 사이의 계면 상태를 향상시키기 위해 insulator로 쓰이는 a-SiN층 표면에 0~18 sccm의 유량으로 phosphorus를 주입하였다. AFM분석을 해본 결과 phosphorus를 주입함으로써 계면의 roughness가 줄어드는 것을 확인 할 수 있었다. 이러한 계면의 roughness 감소는 표면 산란(surface scattering)및 전자 포획(trap)의 영향을 줄임으로써 이동도의 향상을 가져왔다. 두 번째로 active층으로 쓰이는 a-Si:H 층의 표면에 phosphorus를 0?9sccm의 유량으로 doping하였다. 이로 인해 channel이 형성되는 active 영역에 직접적으로 불순물을 doping됨으로써 전도도를 증가되어 이동도를 향상시켰다. 하지만 지나친 doping은 불순물 산란(impurity scattering)의 증가로 인해 이동도를 저하시키는 결과를 보여 주었다. 본 연구에서는 TFT의 이동도 향상을 위해 두 가지의 technology를 함께 적용시켜 a-SiN/a-Si:H 계면 각각에 phosphorus를 주입 및 doping을 하였다. 모든 박막은 PECVD로 제작하였으며 각 박막의 두께는 a-SiN/a-SiN(phosphorus)/a-Si:H(doped)/a-Si:H/n+ a-Si($2350{\AA}/150{\AA}/150{\AA}/1850{\AA}/150{\AA}$)으로 고정하고 유량을 변화시키면서 특성을 관찰하였다.

• 한국정보통신학회논문지
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• 제15권10호
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• pp.2217-2222
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• 2011

본 연구에서는 이중게이트(Double Gate; DG)MOSFET의 채널내 전위와 전하분포의 관계를 가우스 함수를 이용한 포아송방정식으로부터 유도하고자 한다. 즉, 도핑분포는 가우스 함수를 이용하였으며 변수인 이온주입범위 및 분포편차에 대하여 문턱전압이하 스윙과 산화막 두께의 관계를 관찰하고자 한다. 포아송방정식으로부터 해석학적 전위분포 모델을 구하였으며 이를 이용하여 산화막 두께에 대한 문턱전압이하 스윙값의 변화를 구하였다. 문턱전압이하 스윙은 게이트전압에 대한 드레인전류의 변화를 나타내고 이론적으론 최소값 60 mV/dec을 나타내며 디지털소자응용에 매우 중요한 요소이다. 본 연구의 모델이 타당하다는 것을 입증하기 위하여 포텐셜 분포값을 수치해석학적 값과 비교하였다. 결과적으로 본 연구에서 제시한 포텐셜모델이 수치해석학적 시뮬레이션모델과 매우 잘 일치하였으며 도핑분포에 따라 문턱전압이하 스윙과 산화막두께의 관계를 분석하였다.

• 대한전자공학회논문지
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• 제20권2호
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• pp.1-6
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• 1983

MOS 트랜지스터의 채널이 짧아짐에 따라 threshold 전압과 punchthrough 전압이 감소하는 현상을 실리콘 게이트 NMOS 기술로 제작한 소자로써 실험적으로 관찰하였다. 또한 게이트 산화막의 두께를 50nm와 70nm로 감소시키고 보론(boron)을 임플랜트한 소자를 제작하여 게이트 산화막의 두께와 서브스트레이트의 불순물의 농도가 threshold 전압과 Punchthrough 전압의 감소에 미치는 영향을 측정하였다. 또 채널의 길이가 3㎛인 소자에 대하여 hot-electron의 방출을 플로우팅 게이트 패준 방법에 의하여 측정하였으며 그 결과 채널의 길이가 3㎛까지는 hot-electron의 방출은 문제가 되진 않음을 관찰하였다.

• 한국정보통신학회논문지
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• 제13권4호
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• pp.747-752
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• 2009

본 연구에서는 FinFET에서 문턱전압이하 전류 및 단채널효과를 해석하기 위하여 필수적인 포텐셜분포를 구하기 위하여 3차원 포아송방정식을 이용하고자 한다. 특히 계산시간을 단축시키고 파라미터의 관련성을 이해하기 쉽도록 해석학적 모델을 제시하고자 한다. 이 모델의 정확성을 증명하기 위하여 3차원 수치해석학적 모델과 비교되었으며 소자의 크기파라미터에 따른 변화에 대하여 설명하였다. 특히 채널 도핑여부에 따라 FinFET의 채널 포텐셜을 구하여 향후 문턱전압이하 전류 해석 및 문턱 전압 계산에 이용할 수 있도록 모델을 개발하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.579-582
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• 2008

본 연구에서는 문턱전압이하 전류 및 단채널효과를 해석하기 위하여 필수적인 포텐셜분포를 구하기 위하여 3차원 포아송방정식을 이용하고자 한다. 특히 계산시간을 단축시키고 파라미터의 관련성을 이해하기 쉽도록 해석학적 모델을 제시하고자 한다. 이 모델의 정확성을 증명하기 위하여 3차원 수치해석학적 모델과 비교되었으며 소자의 크기파라미터 및 공정파라미터에 따른 변화에 대하여 설명하였다. 특히 채널 도핑여부에 따라 FinFET의 채널 포텐셜을 구하여 향후 문턱전압이하 전류 해석 및 문턱전압 계산에 이용할 수 있도록 모델을 개발하였다.