• 한국전기전자재료학회논문지
• /
• 제26권1호
• /
• pp.13-17
• /
• 2013

In this paper, we designed a charge pump circuit using level shifter for LED driver IC. The designed circuit makes the 15 V output voltage from the 5 V input in condition of 50 kHz switching frequency. The prototype chip which include the proposed charge pump circuit and its several internal sub-blocks such as oscillator, level shifter was fabricated using a 0.35 um 20 V BCD process technology. The size of the fabricated prototype chip is 2,350 um ${\times}$ 2,350 um. We examined performances of the fabricated chip and compared its measured results with SPICE simulation data.

• 대한전기학회논문지:시스템및제어부문D
• /
• 제50권2호
• /
• pp.87-92
• /
• 2001

This paper proposes a new content-addressable memory implemented with an analog array which has linear writing and erasing characteristics. The size of the array in this memory is $2{\times}2$, which is a reasonable structure for checking the disturbance of the unselected cells during programming. An intermediate voltage, Vmid, is used for preventing the interference during programming. The operation for reading in the memory is executed with an absolute differencing circuit and a winner-take-all (WTA) circuit suitable for a nearest-match function of a content-addressable memory. We simulate the function of the mechanism by means of Hspice with 1.2${\mu}m$ double poly CMOS parameters of MOSIS fabrication process.

• 한국항행학회논문지
• /
• 제18권4호
• /
• pp.364-370
• /
• 2014

본 논문에서는 트렌치 게이트 MOSFET에 적용을 위한 고 신뢰성을 갖는 트렌치 형성기술과 고품격의 제조기술을 제안하였다. 이는 향후 전력용 MOSFET 에 널리 적용이 가능하다. 트렌치 구조는 DMOSFET에서 셀 피치크기를 줄여서 Ron 특성을 개선하거나 대다수 전력용 IC에서 전력용 소자를 다른 CMOS(Complementary Metal Oxide Semiconductor) 소자로부터 독립시킬 목적으로 채용된다. 마스크 레이어를 사용하여 자기정렬기술과 산화막 스페이서가 채용된 고밀도 트렌치 MOSFET를 제작하기 위한 새로운 공정방법을 구현하였다. 이 기술은 공정 스텝수를 감소시키고 트렌치 폭과 소오스, p-body 영역을 감소시킴으로써 결과적으로 셀 밀도와 전류 구동성능을 증가시키며 온 저항의 감소를 가져왔다.

• 센서학회지
• /
• 제7권1호
• /
• pp.31-38
• /
• 1998

ISFET을 측정할 때 다채널 센서를 이용하면 신뢰도를 향상시킬 수 있고 노이즈를 제거할 수 있다. 향후 하나의 소자를 이용하여 여러 가지 이온을 측정할 수 있는 센서를 제조하기 위해서도 다채널 센서는 반드시 필요한 과정이다. 그러나 다채널 센서를 개발시 각 센서에 개별적으로 바이어스를 인가한다면 센서의 개수만큼 바이어스 회로가 필요하다. 본 논문에서는 영전위회로에 스위칭방식을 도입하여 4개의 pH-ISFET을 바이어스 하는 방식을 제안하였다. 제안된 회로는 4개의 센서에 대해 단지 하나의 바이어스 회로가 필요하므로 개별적인 바이어스 인가방식에 비해 전력을 적게 소모하며 적은 면적에 구현할 수 있다. 제안된 회로는 이산소자를 이용하여 성능을 검증하였다. 또한 최근 센서시스템이 휴대화 되어지는 경향에 따라 검증된 바이어스 회로를 CMOS를 이용하여 집적화 하였다. 설계된 바이어스 회로의 마스크 면적은 $660{\mu}m{\times}500{\mu}m$이다. ISFET은 반도체 집적회로 공정에 의해 제조되므로 향후 CMOS를 이용한 신호처리 회로와 함께 하나의 칩에 집적화 하여 다기능, 다채널, 그리고 지능형의 스마트센서 시스템으로 개발되어져야 바람직할 것이다.

• 한국전기전자재료학회논문지
• /
• 제23권6호
• /
• pp.440-443
• /
• 2010

We report a top-down approach based on atomic force microscopy (AFM) local anodic oxidation for the fabrication of the nano-pattern field effect transistors (FETs). AFM anodic oxidation is relatively a simple process in atmosphere at room temperature but it still can result in patterns with a high spatial resolution, and compatibility with conventional silicon CMOS process. In this work, we study nano-pattern FETs for various cross-bar distance value D, from ${\sim}0.5\;{\mu}m$ to $1\;{\mu}m$. We compare the optical characteristics of the patterned FETs and of the reference FETs based on both 2-dimensional simulation and experimental results for the wavelength from 100 nm to 900 nm. The simulated the drain current of the nano-patterned FETs shows significantly higher value incident the reference FETs from ${\sim}1.7\;{\times}\;10^{-6}A$ to ${\sim}2.3\;{\times}\;10^{-6}A$ in the infrared range. The fabricated surface texturing of photo-transistors may be applied for high-efficiency photovoltaic devices.

• 전자공학회논문지A
• /
• 제31A권5호
• /
• pp.113-120
• /
• 1994

Silicon flow sensor that can detect the velocity and direction of air flow was designed and fabricated by integrated circuit process and bulk micromachining technique. The flow sensor consists of three-layered dielectric diaphragm, a heater at the center of the diaphragm, and four thermopiles surrounding the heater at each side of diaphragm as sensing elements. This diaphragm structure contributes to improve the sensitivity of the sensor due to excellent thermal isolation property of dielectric materials and their tiny thickness. The flow sensor has good axial symmetry to sense 2-D air flow with the optimized sensing position in the proposed structure. The sensor is fabricated using CMOS compatible process followed by the anisotropic etching of silicon in KOH and EDP solutions to form I$\mu$ m thick dielectric diaphragm as the last step. TCR(Temperature Coefficient of Resistance) of the heater of the fabricated sensors was measured to calculate the operating temperature of the heater and the output voltage of the sensor with respect to flow velocity was also measured. The TCR of the polysilicon heater resistor is 697ppm/K, and the operating temperature of the heater is 331$^{\circ}C$ when the applied voltage is 5V. Measured sensitivity of the sensor is 18.7mV/(m/s)$^{1/2}$ for the flow velocity of smaller than 10m/s.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 1996년도 추계학술대회 논문집
• /
• pp.291-294
• /
• 1996

We present the experimental results of high quality factor (Q) inductors fabricated on high-resistivity silicon wafer using standard CMOS process without any modificatons such as thick gold layer or multilayer interconnection. This demonstrates the possibility of building high Q inductors using lower cost technologies, compared with previous results using complicated process. The comparative analysis is carried out to find the optimized inductor shape for the maximum performance by varying the thickness of metal and number of turns with rectangular shape.

• 전기전자학회논문지
• /
• 제27권4호
• /
• pp.386-390
• /
• 2023

본 연구에서는 기존 상보성 금속 산화막 반도체 공정을 활용하여 제작된 실리콘 나노시트(SiNS) 피드백 전계효과 트랜지스터(FBFET)의 준비휘발성 메모리 특성을 분석하였다. 과노광공정을 이용하여 형성된 SiNS 채널층의 폭은 180 nm이고 높이는 70 nm이었다. 양성 피드백 루프를 기반으로 동작하는 SiNS FBFET의 낮은 문턱전압이하 기울기는 1.1 mV/dec, ON/OFF 전류비는 2.4×10⁷이었다. 또한 SiNS FBFET는 50 초 동안 상태를 유지하는 메모리 특성을 보여 준휘발성메모리 소자로 활용 가능성을 제시하였다.

• 한국결정성장학회지
• /
• 제12권6호
• /
• pp.304-310
• /
• 2002

실리콘 기판 위의 초기 산화막을 NO 열처리 및 재산화 공정방법으로 성장한 재산화된 질화산화막을 게이트 유전막으로 사용한 새로운 전하트랠형 기억소자로의 응용가능성과 계면트랩특성을 조사하였다. 0.35$\mu$m CMOS 공정기술을 사용하여 게이트 유전막은 초기산화막을 $800^{\circ}C$에서 습식 산화하였다 전하트랩영역인 질화막 층을 형성하기 위해 $800^{\circ}C$에서 30분간 NO 열처리를 한 후 터널 산화막을 만들기 위해 $850^{\circ}C$에서 습식 산화방법으로 재산화하였다. 프로그램은 11 V, 500$\mu$s으로 소거는 -l3 V, 1 ms의 조건에서 프로그래밍이 가능하였으며, 최대 기억창은 2.28 V이었다. 또한 11 V, 1 ms와 -l3 V, 1 ms로 프로그램과 소거시 각각 20년 이상과 28시간의 기억유지특성을 보였으며 $3 \times 10^3$회 정도의 전기적 내구성을 나타내었다. 단일접합 전하펌핑 방법으로 소자의 계면트랩 밀도와 기억트랩 밀도의 공간적 분포를 구하였다. 초기상태에서 채널 중심 부근의 계면트랩 및 기억트랩 밀도는 각각 $4.5 \times 10^{10}/{cm}^2$ 와 $3.7\times 10^{1R}/{cm}^3$ 이었다. $1 \times 10^3$프로그램/소거 반복 후, 계면트랩은 $2.3\times 10^{12}/{cm}^2$으로 증가하였으며, 기억트랩에 기억된 전하량은 감소하였다.

• 전자공학회논문지
• /
• 제50권4호
• /
• pp.59-64
• /
• 2013

본 논문에서는 주파수에 대해 영향을 적게 받는 커패시터 멀티플라이어를 제안하였다. 기존의 커패시터 멀티플라이어는 주파수에 대해 커패시턴스 변화가 크다는 단점이 있다. 반면에, 제안된 커패시터 멀티플라이어는 캐스코드 구조를 이용하여 주파수 변화에 대해서 커패시턴스 변화가 작은 특성을 갖도록 개선하였다. 기존의 커패시터 멀티플라이어와 제안된 커패시터 멀티플라이어를 삼성 $0.13{\mu}m$ CMOS 공정을 이용하여 제작하고, LPF를 구성하여 특성을 측정하였다. 주파수 100kHz에서 1MHz까지 측정한 결과, 기존의 커패시터 멀티플라이어는 최대 53% 오차를 보이는 반면에, 제안된 커패시터 멀티플라이어는 10% 이내의 오차를 보여, 향상된 주파수 특성을 가짐을 확인하였다.