• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 대한전자공학회논문지TC
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• 제47권8호
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• pp.47-52
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• 2010

본 논문에서는 기존의 위상고정루프에서 가장 큰 잡음의 원천인 전압제어발진기를 새로운 구조의 자기잡음제거 전압제어발진기(Self-noise suppressing voltage controlled oscillator)로 대체하여 위상고정루프 잡음 특성을 향상시킨 위상고정루프(Phase Locked Loop)를 제안 하였다. 제안한 구조의 전달함수는 기존의 구조의 전달함수와 달리 대역폭 근처에서 최대 25dB 작은 값을 가진다. 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.99-106
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• 2012

For CMOS technology of 65 nm and beyond, the gate leakage current can not be negligible anymore. In this paper, the impact of the gate leakage current in ring voltage-controlled oscillator (VCO) on phase-locked loop (PLL) is analyzed and modeled. A voltage -to-voltage (V-to-V) circuit is proposed to reduce the voltage ripple on $V_{ctrl}$ induced by the gate leakage current. The side effects induced by the V-to-V circuit are described and optimized either. The PLL design is based on a standard 65 nm CMOS technology with a 1.8 V power supply. Simulation results show that 97 % ripple voltage is smoothed at 216 MHz output frequency. The RMS and peak-to-peak jitter are 3 ps and 14.8 ps, respectively.

• 전자공학회논문지
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• 제51권6호
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• pp.63-70
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• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1312-1315
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• 2002

This research describes the design of a fully integrated fractional-N frequency synthesizer intended for the local oscillator in IMT-2000 system using 0.18-$\mu\textrm{m}$ CMOS technology and 1.8-V single power supply. The designed fractional-N synthesizer contains following components. Modified charge pump uses active cascode transistors to achieve the high output impedance. A multi-modulus prescaler has modified ECL-like D flip-flop with additional diode-connected transistors for short transient time and high frequency operation. And phase-frequency detector, integrated passive loop filter, LC-tuned VCO having a tuning range from 1.584 to 2.4 ㎓ at 1.8-V power supply, and higher-order sigma-delta modulator are contained. Finally, designed frequency synthesizer provides 5 ㎒ channel spacing with -122.6 dBc/Hz at 1 ㎒ in the WCDMA band and total output power is 28 mW.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.499-500
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• 2006

This paper presents a fast switching CMOS frequency synthesizer with a new coarse tuning method for PHS applications. To achieve the fast lock-time and the low phase noise performance, an efficient bandwidth control scheme is proposed. Charge pump up/down current mismatches are compensated with the current mismatch compensation block. Also, the proposed coarse tuning method selects the optimal tuning capacitances of the LC-VCO to optimize the phase noise and the lock-time. The measured lock-time is about $20{\mu}s$. This chip is fabricated with $0.25{\mu}m$ CMOS technology, and the die area is $0.7mm{\times}2.1mm$. The power consumption is 54mW at 2.7V supply voltage.

• ETRI Journal
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• 제33권5호
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• pp.752-758
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• 2011

This paper presents a clock and data recovery circuit that supports dual data rates of 5.4 Gbps and 3.24 Gbps for DisplayPort v1.2 sink device. A quarter-rate linear phase detector (PD) is used in order to mitigate high speed circuit design effort. The proposed linear PD results in better jitter performance by increasing up and down pulse widths of the PD and removes dead-zone problem of charge pump circuit. A voltage-controlled oscillator is designed with a 'Mode' switching control for frequency selection. The measured RMS jitter of recovered clock signal is 2.92 ps, and the peak-to-peak jitter is 24.89 ps under $2^{31}-1$ bit-long pseudo-random bit sequence at the bitrate of 5.4 Gbps. The chip area is 1.0 mm${\times}$1.3 mm, and the power consumption is 117 mW from a 1.8 V supply using 0.18 ${\mu}m$ CMOS process.

• 한국전자파학회논문지
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• 제18권1호
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• pp.90-95
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• 2007

LDR(Low Date Rate) UWB(Ultra Wide Band) 시스템에서 chaotic 신호를 이용한 OOK(On Off Keying) 통신 방법이 선택적 사항으로 채택되어 있다. 이 시스템에서 중요 회로 중에 하나인 chaotic 신호 발생 회로는 현재 대부분 아날로그 형태의 피드백 구조를 이용하고 있으나, 아날로그 형태의 피드백 구조는 공정 변화에 대한 취약점이 있어 양산성에 어려움이 있다. 이를 해결하기 위해 본 논문에서는 0.18 um CMOS 공정을 이용하여 디지털 구조의 PN-sequence를 응용하여 중심 주파수 4 GH에서 2 GHz의 대역폭을 갖는 Quasi-chaotic 신호 발생 회로를 설계 및 검증하였다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.159-165
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• 2005

The proposed optical transmitter is composed of FF(flip flop) , PLL (phase locked loop), reference clock generator, serializer and LD driver 10x250 Mb/s data arrays are translated to the 2.5 Gb/s data signal by serializer. In this case, 1 data bus is allocated usually as a reference clock for synchronization. In this proposed optical transmitter, 125 MHz reference clock is generated from 10x250 Mb/s data arrays by reference clock generator. From this method. absent of reference clock bus is available and more data transmission become possible. To achieve high speed operation, the serializer circuit is designed as two stacks. For 10:1 serialization, 10 clocks that have 1/10 lambda differences is essential, so the VCO (voltage controlled oscillator) composed of 10 delay buffers is designed. PLL is for runing at 250 MHz, and dual PFD(phase frequency detector) is adopted for fast locking time. The optical transmitter is designed by using 0.35 um CMOS technology.

• 한국멀티미디어학회논문지
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• 제6권2호
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• pp.325-331
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• 2003

본 논문에서는 0.25$\mu\textrm{m}$ 1-poly 5-metal CMOS n-well 공정 을 이 용하여 나선형 인덕터와 블루투스 수신기에 응용할 수 있는 전압제어 발진기를 제안하였다. 제안된 인덕터는다층 메탈을 이용하여 인덕터의 저항 성분을 감소시켜 블루투스 주파수 대역에서 Q값을 향상시켰다 또한 Q값이 향상된 나선형 인덕터를 이용하여 부성저항 전압제어 발진기를 설계하였다. 설계된 부성저항 발진기의 시뮬레이션 결과는 외부의 커패시턴스가 2pF에서 14pF:까지 변화할 때 발진 주파수대역은 2.33GHz에서 2.58GHz이고, 발진 출력은 0dBm 이상이었다.