• 전자공학회논문지C
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• 제35C권8호
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• pp.33-41
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• 1998

We have designed a high speed and low power 16bit-ELM adder with variable-sized cells uitlizing the fact that the logic depth of lower bit position is less than that of the higher bit position int he conventional ELM architecture. As a result of HSPICE simulation with 0.8.mu.m single-poly double-metal LG CMOS process parameter, out 16bit-ELM adder with variable-sized cells shows the reduction of power-delay-product, which is less than that of the conventional 16bit-ELM adder with reference-sized cells by 19.3%. We optimized the desin with various logic styles including static CMOs, pass-transistor logic and Wang's XOR/XNOR gate. Maximum delay path of an ELM adder depends on the implementation method of S cells and their logic style.

• 전자공학회논문지C
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• 제34C권4호
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• pp.16-25
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• 1997

This paper shows a SDRAM opeating in 200MHz clock cycle which it use data interleave and pipelining for high speed operation. We proposed NdC (Negative DEaly circuit) to improve clock to access time(tAC) characteristics, also we proposed low power WL(wordline)driver circit and high efficiency VPP charge-pump circit. Our all circuits has been fabricated using 0.4um CMOS process, and the measured maximum speed is 200Mbytes/s in LvTTL interface.

• 전자공학회논문지C
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• 제35C권8호
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• pp.52-59
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• 1998

New types of PFD (phase-frequency detector) are proposed with reset time and propagation delay reduced. The perfomrance of our proposed PFDs are confirmed by SPICE simulation with 0.8.mu.m CMOS process parameter. As a result of simulation, the reset time of PFDs are 0.32 nsec and 0.030 nsec in capture-process. The proposed PFDs can be used in hihg-speed phase-licked loop (PLL).

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.205-210
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.69-75
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• 2004

본 논문에서는 온도 및 전원전압에 덜 민감한 기준전압을 위해 온-칩 필터를 사용하는 8b 220 MS/s 230 rnW 3단 파이프라인 CMOS A/D 변환기 (ADC) 회로를 제안한다. 제안하는 RC 저대역 필터는 기존의 큰 값을 가진 칩 외부의 바이패스 캐패시터를 사용하지 않고도 고속 동작 시 발생하는 여러 가지 잡음을 효과적으로 감쇄시키고 큰 R, C 부하에서도 기준전압의 정착시간을 줄인다. 시제품 ADC는 0.25 um CMOS 공정을 이용하여 설계 및 제작되었고, 입/출력단의 패드를 제외한 코어 면적은 2.25 ㎟ 이며 측정된 DNL 및 INL은 각각 -0.35～+0.43, LSB, -0.82～+0.71 LSB 수준을 보여준다. 또한, SNDR은 200 MS/s, 220 MS/s 샘플링 주파수에서 입력 주파수가 수 MHz에서 110 MHz까지 증가할 때 각각 43 dB 및 41 dB로 유지되었고, 입력주파수가 500 MHz 까지 증가할 때는 입력주파수가 110 MHz의 경우에 비해 3 dB 정도만 감소되었다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1442-1447
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• 2004

본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다.

• 한국통신학회논문지
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• 제28권11A호
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• pp.929-935
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• 2003

ATM 교환기 망동기용 아날로그/디지털 혼합형 ASIC을 설계 제작하였다. 이 ASIC은 상대 시스템으로부터 전송되어온 46.94 MHz의 클럭을 이용하여 234.7/46.94 MHz의 시스템용 클럭 및 77.76/19.44 MHz의 가입자용 클럭을 발생시키는 역할을 하며, 전송된 클럭의 체크 및 선택 기능도 동시에 포함한다. 효율적인 ASIC 구성을 위하여 고속 클럭 발생을 위한 2개의 아날로그 PLL 회로는 전주문 방식으로, 외부 입력 클럭 체크 및 선택을 위한 디지털 회로는 표준 셀 방식으로 설계하였다. 또한, 아날로그 부분에는 일반 CMOS 공정으로 제작 가능한 저항 및 커패시터를 사용함으로서 0.8$\mu\textrm{m}$ 디지털 CMOS 공정으로 칩을 제작 가능케 하여 제작비용도 줄였다. 제작된 칩을 측정한 결과 234.7 MHz 및 19.44 MHz의 안정된 클럭을 발생하였으며, 클럭의 실효 지터도 각각 4 ㎰ 및 17 ㎰정도로 낮게 나타났다.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.53-60
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• 2004

본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다.

• 한국통신학회논문지
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• 제29권8C호
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• pp.1210-1217
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• 2004

LILI-II 스트림 암호는 NESSIE 후보로 제안된 바 있는 LILI-128의 성능개선 알고리듬이다. 이 알고리듬은 클럭 조절형 스트림 암호방식이며, 구조적으로 동기식 논리회로 구현시 속도가 저하되는 단점이 있다. 본 논문에서는 이 문제를 보완하고자 4-비트 병렬 LFSR을 제안하였으며, 각 레지스터 비트는 4개의 서로 다른 귀환 또는 이동 경로를 갖게 된다. 그리고 ALTERA 사의 Max+plus II 툴과 FPGA 소자(EPF10K20RC240-3)를 선정하여 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며. 최신 Lucent ASIC 소자 기술(LV160C, 0.13$\mu\textrm{m}$ CMOS ＆ 1.5v technology)로 설계시 지연시간이 1.8㎱ 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다. 마지막으로 LILI-II 암호를 병렬 구현시 속도가 4, 8, 또는 16 Gbps (m=8. 16 또는 32)로 고속화 가능함을 제시하였다.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1379-1385
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• 2009

본 논문에서는 모바일 디스플레이 디지털 인터페이스용 저전력 고속 수신기 회로를 제안하였다. 새롭게 제안된 저전력 수신기 회로는 바이어스 전류인 싱크 전류와 소스 전류를 공급전압, 공정, 온도 및 공통 모드 입력 전압의 변 동에 대해 둔감하도록 설계되었다. 3.0V${\sim}$3.6V의 전원전압과 -40${\sim}$85$^{\circ}$C의 온도에서 450Mbps 이상의 고속 데이터 수신이 가능하다. 그리고 모의 실험결과 소모전류는500${\mu}$A 이하이다. 테스트 칩은 매그나칩 0.35${\mu}$m CMOS 공정을 이용하여 제작되었으며, 테스터 결과 데이터 수신기 회로와 데이터 복원 회로가 정상적으로 동작하는 것을 확인하였다.