• 한국산학기술학회논문지
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• 제11권4호
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• pp.1222-1228
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• 2010

고속 PMIC를 위한 빠른 천이 응답 시간을 가지는 CMOS LDO 레귤레이터를 설계하였다. 제안하는 LDO 레귤레이터 회로는 기준전압회로와 오류증폭회로, 파워 트랜지스터 등으로 이루어지며, 출력전압의 안정성을 높이기 위하여 오류증폭 회로와 파워 트랜지스터 사이에 버퍼로써 2단 광대역 OTA를 추가하였다. 기존의 연구에서 제안된 가장 간단하게 구현할 수 있는 버퍼로는 소스팔로워 구조가 있으나, 출력 스윙이 좁고 신호 대 잡음비가 저하되는 문제점이 있었다. 본 논문에서는 2단 광대역 OTA를 버퍼로 사용하여 LDO 전압 레귤레이터의 출력 특성을 개선하였다. $0.5{\mu}m$ CMOS 공정을 이용하여 모의실험 한 결과, 라인 레귤레이션은 16 mV/V, 부하 레귤레이션 0.007 %/mA를 얻었다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.35-42
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• 2004

본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다.

• 전자공학회논문지
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• 제51권3호
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• pp.55-60
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• 2014

고속 통신을 위해서 0.11um CMOS 공정을 사용하여 40GHz 전압 제어 발진기 (VCO : Voltage Controlled Oscillatior)를 제작했다. 밀리미터 웨이브 대역에서 동작하는 VCO는 높은 성능을 얻기 위하여 스마트 바이어스 테크닉을 사용하였고 스파이럴 형태의 인덕터와 출력버퍼를 추가하여 LC형 구조로 설계했다. 제안하는 VCO의 동작범위는 34~40GHz이며, 이 주파수 대역은 밀리미터 웨이브 통신 시스템에 적합하다. VCO의 측정결과 -16dBm의 출력파워와 16%의 동작범위, 38GHz 중심주파수에서 -100.33dBc/Hz(@1MHz)의 위상잡음을 갖는다. 또한 1.2V 전원에서 PAD를 포함한 전체 소모전력은 16.8mW이다. VCO의 성능을 비교할 수 있는 FOMT의 값은 -183.3dBc/Hz로 이전의 VCO에 비해 우수한 성능을 확인했다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.52-59
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• 2010

본 논문에서는 고해상도 및 고속 카메라용 column-wise Cyclic ADC 기반의 이미지 센서를 제안한다. 제안된 센서는 면적 및 전력 소모를 최소화 하기 위해 내부 블록에 사용되는 operational transconductance amplifier (OTA) 및 capacitor를 공유하는 기법을 사용하였다. 제안된 ADC는 QVGA급 화소의 이미지 센서로 프로토타입 칩을 제작하여 검증되었다. 측정결과, 최대 프레임 레이트는 120 fps 이며, 전력소모는 130 mW 이다. 전원 전압은 3.3 V가 공급되었고, 프로토타입은 $4.8\;mm\;{\times}\;3.5\;mm$의 실리콘 면적을 차지한다.

• 대한전자공학회논문지SD
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• 제43권5호
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• pp.1-10
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• 2006

본 논문에서는, 1.8V 8-bit 500MSPS CMOS A/D 변환기를 제안한다. 8-bit 해상도, 고속의 샘플링과 입력 주파수, 그리고 저 전력을 구현하기 위하여 Cascaded-Folding Cascaded-Interpolation type으로 설계되었다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 Digital Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위한 Averaging Resistor, SNR을 향상시키기 위한 Distributed Track & Hold를 설계하여 최종적으로 500MSPS의 A/D 변환기 출력 결과를 얻을 수가 있다. 본 연구에서는 1.8V의 공급전압을 가지는 $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 146mW로 Full Flash 변환기에 비해 낮음을 확인할 수 있었다. 실제 제작된 칩은 측정결과 500MSPS에서 SNDR은 약 43.72dB로 측정되었고, Static상태에서 INL과 DNL은 각각 ${\pm}1LSB$ 로 나타났다. 유효 칩 면적은 $1050um{\times}820um$의 면적을 갖는다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.21-26
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• 2008

본 논문에서는 Instantaneous locking 특성을 갖는 새로운 구조의 수동형 광가입자망용 622Mbps급 버스트모드 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 이 회로는 고속 클럭신호를 발생하는 위상고정루프 와 버스트모드에서의 클럭/데이터 복원회로 두 개의 블럭으로 구성되어 있다. 클럭/데이터 복원회로 에서는 위상고정루프의 클럭을 지연소자를 통해 7개의 서로 다른 클럭신호로 발생시킨다. 이 경우 광가입자망에 지터를 가지고 있는 신호가 입력되어도 항상 데이터의 중앙에 클럭이 정렬되도록 조정하여 최적의 샘플링 시점에서 데이터를 복원하게 된다. 제안한 구조에 대한 검증을 위하여 0.35umn-well CMOS 공정을 이용하여 회로의 동작을 확인하였다.

• 전자공학회논문지C
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• 제35C권4호
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• pp.50-59
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• 1998

This paper describes a 3.3V 8bit CMOS digital to analog converter (DAC) with two state current cell metrix architecture which consists of a 4 MSB and a 4 LSB current matrix stage. The symmetric two stage current cell matrix architecture allow the designed DAC to reduce hot only a complexity of decoding logics, but also a number of wider swing cascode curent mirros. The designed DAC with an active chip area of 0.8 mm$_{2}$ is fabricated by a 0.8 .mu.m CMOS n-well standard digital process. The experimental data shows that the rise/fall time, the settling time, and INL/DNL are6ns, 15ns, and a less than .+-.0.8/.+-.0.75 LB, respectively. The designed DAC is fully operational for the power supply down to 2.0V, such that the DAC is suitable for a low voltage and a low power system application. The power dissipation of the DAC with a single power supply of 3.3V is measured to be 34.5mW.

• 전자공학회논문지
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• 제52권12호
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• pp.67-73
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• 2015

본 논문에서는 근거리 위치 기반 시스템을 위한 3 - 5 GHz IR-UWB(impulse radio-ultra wide band) RFIC를 제안한다. 수신기의 구조는 에너지 검출 방식으로 설계되었고, 고속 sampling을 하기 위해서 4 bit ADC 와 DLL(delay locked loop) 을 이용하여 equivalent-time sampling 기술을 사용하도록 설계되었다. 송신기는 저전력의 디지털 UWB impulse generator 를 설계하였다. 설계된 IR-UWB RFIC 는 CMOS $0.18{\mu}m$ 공정을 이용하여 제작되었다. 측정된 수신기의 감도는 -85.7 dBm 이며, 송신기와 수신기는 1.8 V 전원 전압에서 각각 32 mA 와 25.5 mA 의 전류를 소모한다.

• 대한전자공학회논문지SD
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• 제44권5호
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• pp.50-57
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• 2007

0.13${\mu}m$ CMOS 공정을 이용하여 백플레인 응용 분야를 위한 5Gbps 고속 적응형 피드포워드 이퀄라이저를 설계하였다. 설계된 이퀄라이저는 클럭 복원 회로의 위상 검출기 출력을 이용하여 인접 심벌간의 간섭 정도를 판단하고 이퀄라이저의 보상 이득을 조절하는 피드백 회로를 갖는다. 이를 통해 여러 길이의 백플레인 채널 환경에 적합한 보상 이득을 제공하는 적응 동작을 한다.

• 한국통신학회논문지
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• 제26권12B호
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• pp.1695-1702
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• 2001

본 논문에서는 4 Mb/s 부터 100 Mb/s 의 IrDA(Infrared Data Association) 응용이 가능한 CMOS infrared (IR) wireless data link IC의 설계 방법에 대해 기술한다. 이 모듈은 60 dB에서 100 dB가지의 이득 범위를 가지는 variable gain transimpedance amplifier, AGC(automatic gain control) 회로, AOC(automatic offset control) loop, 4 PPM (pulse position modulation) modulator/demodulator와 DLL(delay locked loops)로 구성된다. 본 적외선 광송수신 IC는 0.25 um 1-poly 5-metal CMOS 공정을 이용하여 제작되었다. 2.5 V 전원 전압에서 동작시켰으며 100 Mb/s에서 출력단 버퍼를 제외하고 25 mW의 진력을 소모한다. 칩의 크기는 1.5 mm $\times$ 1 mm이다.