• 전자공학회논문지
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• 제53권11호
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• pp.56-65
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• 2016

본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.

• 한국의학물리학회지:의학물리
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• 제27권1호
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• pp.1-7
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• 2016

본 연구에서는 디지털 단층합성 엑스선 영상의 화질특성을 개선하기 위해 TV-압축센싱 기반 영상복원 기법을 제안한다. 제안된 영상복원 기법의 유효성을 검증하기 위해 우선 관련 영상복원 알고리즘을 구현하였으며, 이를 이용하여 관련 시뮬레이션 및 실험을 함께 수행하였다. 실험을 위해 일반 x-선관($90kV_p$, 6 mAs), CMOS형 평판형 검출기($198{\mu}m$ 픽셀크기)로 구성된 실험장치를 구성하였으며, 제한된 각도 $60^{\circ}$도에서 $2^{\circ}$ 간격으로 총 51장의 투상영상을 획득하고 제안된 알고리즘으로 영상복원을 수행한 후 필터링 역투사법(FBP)을 사용하여 디지털 단층합성 영상을 구현하였다. 본 연구에서 수행된 결과에 의하면, 제안된 영상복원 기법은 일반 엑스선 영상 및 디지털 단층합성 영상의 흐린 영상화질을 선명하게 개선하고 또한 디지털 단층합성 영상의 깊이 분해능을 향상시키는 이점이 있음을 확인함으로써 기존 디지털 단층합성 영상의 화질을 크게 개선할 수 있을 것으로 전망된다.

• 한국지구과학회지
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• 제34권6호
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• pp.588-601
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• 2013

최근 지구물리 물리탐사 분야에서 경사각과 방위각 정보는 시추공 물리검층 및 물리탐사 자료보정을 위한 시추공 편차검층, 이동형 실시간 자료획득 시스템, 기타 지구물리 모니터링 시스템 등 다양하게 활용되면서 그 중요성이 높아지고 있다. 특히 최근 셰일가스의 개발이 가능하게 한 방향시추 기술에서도 경사각과 방위각 정보는 필수일 정도로 그 응용범위가 매우 넓다. 따라서 여러 분야에 응용될 수 있는 경사각과 방위각 측정 시스템의 초소형 옥외 저전력 운용이 절실해졌다. 본 논문에서는 최신 CMOS 저전력, 고성능 MCU 및 멤스(MEMS) 자세방위기준장치(AHRS)를 도입하여 초소형, 저전력으로 제작된 다용도 야외시험용 실시간 경사각과 방위각 연속 측정 시스템 개발 연구의 결과를 제시하고자 한다. 시스템은 최소 지름 42 mm의 존데 내에 설치될 수 있도록 초슬림 형태로 제작되었으며 실시간 데이터 획득이 가능할 뿐만 아니라 엔코더, DGPS 연동으로 운용 확장이 가능하여 다양한 응용이 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.410-410
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• 2013

Next-generation nonvolatile memory (NVM) has attracted increasing attention about emerging NVMs such as ferroelectric random access memory, phase-change random access memory, magnetic random access memory and resistance random access memory (RRAM). Previous studies have demonstrated that RRAM is promising because of its excellent properties, including simple structure, high speed and high density integration. Many research groups have reported a lot of metal oxides as resistive materials like TiO2, NiO, SrTiO3 and ZnO [1]. Among them, the ZnO-based film is one of the most promising materials for RRAM because of its good switching characteristics, reliability and high transparency [2]. However, in many studies about ZnO-based RRAMs, there was a problem to get lower current level for reducing the operating power dissipation and improving the device reliability such an endurance and an retention time of memory devices. Thus in this paper, we investigated that highly reproducible bipolar resistive switching characteristics of W doped ZnO RRAM device and it showed low resistive switching current level and large ON/OFF ratio. This may be caused by the interdiffusion of the W atoms in the ZnO film, whch serves as dopants, and leakage current would rise resulting in the lowering of current level [3]. In this work, a ZnO film and W doped ZnO film were fabricated on a Si substrate using RF magnetron sputtering from ZnO and W targets at room temperature with Ar gas ambient, and compared their current levels. Compared with the conventional ZnO-based RRAM, the W doped ZnO ReRAM device shows the reduction of reset current from ~$10^{-6}$ A to ~$10^{-9}$ A and large ON/OFF ratio of ~$10^3$ along with self-rectifying characteristic as shown in Fig. 1. In addition, we observed good endurance of $10^3$ times and retention time of $10^4$ s in the W doped ZnO ReRAM device. With this advantageous characteristics, W doped ZnO thin film device is a promising candidates for CMOS compatible and high-density RRAM devices.

• 한국콘텐츠학회논문지
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• 제10권6호
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• pp.329-335
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• 2010

디지털 방사선시스템에서의 의료영상 획득의 방법은 X선을 조사하고, 반도체 디텍터(Detector)를 이용하여 직접 및 간접으로 변환하여 기존 업체마다 여러 가지 알고리즘을 적용하여 적절한 이미지 프로세싱을 거쳐서 임상의 적정한 영상을 획득한다. 방사선과에서 적절한 의료 영상 형성을 위하여 적용하는 이미지 프로세싱 파라미터(Image Processing Parameters)는 Edge, Frequency, Contrast, Latitude, LUT, Noise 등의 영상 증강의 과정은 기술력 및 업체 알고리즘에 따라 다르게 적용되고 있다. 따라서 본 논문에서는 디지털 방사선 환경에서의 최종의 임상 영상을 위한 이미지 증강의 파라미터들의 적정 세팅 값의 기준을 제시하고자 한다. 그리고 각 병원들의 의료 영상을 바탕으로 이미지 프로세싱 파라미터들을 변화하여 각 파라미터들의 세부적인 기준 세팅값을 연구하며, 실제적인 파라미터 변화에 대한 적합한 의료 영상을 디지털방사선시스템의 영상 평가 방법을 도식화하여 결과를 제시하고, 향후 임상에서 적응 및 활용 가능한 객관적인 영상 파라미터에 대한 특성 평가의 응용을 정립하고자 한다. 또한 다양한 표본 병원의 디지털 방사선 환경에서 적정 파라미터 값들을 조사하여 임상에서 영상의 화질에 미치는 영향으로 특성 평가의 객관적인 기준의 변조전달함수(MTF)의 공간해상력을 제시하고 한다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 한국전자파학회논문지
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• 제28권5호
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• pp.366-372
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• 2017

본 논문에서 제시하는 내용은 수신단의 관문 역할을 담당하는 차동 저 잡음 증폭기를 구현 시, 필연적으로 설계가 필요한 발룬에 대한 분석 내용이다. 발룬은 안테나로부터 입력된 단일 신호를 차동 신호로 변환시켜줌으로써 차동 증폭기의 입력으로 사용될 수 있도록 하는 역할을 담당한다. 이 뿐만 아니라, 안테나를 통해서 들어오는 ESD(Electrostatic Discharge)로부터 회로를 보호하고, 입력 정합에 도움을 준다. 하지만, 일반적으로 사용되는 수동형 발룬의 경우, 두 금속선 사이에 형성되는 전자기적 결합을 통해 교류 신호를 전달하는 방식이므로 이득없이 손실을 가지게 될 뿐 아니라 결론적으로 수신단 전체 잡음 지수 저하에 가장 큰 영향을 미치게 된다. 그러므로, 저 잡음 증폭기에서 발룬의 설계는 매우 중요하며, 선로의 폭, 선로 간격, 권선수, 반경, 그리고 레이아웃의 대칭 구조 등을 고려하여 높은 양호도(quality factor)와 차동 신호의 역위상을 만들어내야만 한다. 본문에서 발룬의 양호도를 높이기 위해 고려해야할 요소들을 정리하고, 설계 요소변경에 따른 발룬의 저항, 인덕턴스, 그리고 캐패시턴스의 변화 경향성을 분석하였다. 분석 결과를 바탕으로 입력 발룬을 설계함으로써 이득 24 dB, 잡음 지수 2.51 dB의 저잡음, 고 이득 차동 증폭기 설계가 가능함을 증명하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.10-10
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• 2008

Silicide is inevitable for CMOSFETs to reduce RC delay by reducing the sheet resistance of gate and source/drain regions. Ni-silicide is a promising material which can be used for the 65nm CMOS technologies. Ni-silicide was proposed in order to make up for the weak points of Co-silicide and Ti-silicide, such as the high consumption of silicon and the line width limitation. Low resistivity NiSi can be formed at low temperature ($\sim500^{\circ}C$) with only one-step heat treat. Ni silicide also has less dependence of sheet resistance on line width and less consumption of silicon because of low resistivity NiSi phase. However, the low thermal stability of the Ni-silicide is a major problem for the post process implementation, such as metalization or ILD(inter layer dielectric) process, that is, it is crucial to prevent both the agglomeration of mono-silicide and its transformation into $NiSi_2$. To solve the thermal immune problem of Ni-silicide, various studies, such as capping layer and inter layer, have been worked. In this paper, the Ni-silicide utilizing Pd stacked layer (Pd/Ni/TiN) was studied for highly thermal immune nano-scale CMOSFETs technology. The proposed structure was compared with NiITiN structure and showed much better thermal stability than Ni/TiN.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.93-100
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• 2009

본 논문에서는 전하 펌프(charge pimp) 방식의 전압 더블러(voltage doubler) 구조를 이용한 4채널 DC-DC 컨버터 개발을 소개한다. 무선 통신 트랜시버 내부에 위치하는 FEM(Front End Module)에서의 사용을 목표로 연구 개발 중인 정전 용량형 SP4T RF MEMS 스위치 구동용 DC-DC 컨버터를 개발하였다. 소비 전력이 적으며 작은 면적을 차지하는 전하 펌프 구조와 10MHz 스위칭 주파수를 이용하여 3.3V에서 $11.3{\pm}0.1V$, $12.4{\pm}0.1V$, $14.1{\pm}0.2V$로 승압한다. 전압 레벨 변환기(Voltage level shifter)를 이용하여 DC-DC 컨버터의 출력을 3.3V 신호로 선택적으로 온오프(on/off) 할 수 있으며 정전 용량형 MEMS 기기에 선택적으로 전달할 수 있도록 구현하였다. 칩 외부에 수동 소자를 추가하지 않고 칩 내부에 CMOS 공정 중에 제작된 저항과 커패시터만으로 원하는 출력을 낼 수 있도록 설계하였다. 전체 칩의 크기는 패드를 포함하여 $2.8{\times}2.1mm^2$이며 소비 전력은 7.52mW, 7.82mW, 8.61mW이다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.