• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.35-45
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• 1999

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 대한수학회보
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• 제53권4호
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• pp.1071-1085
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• 2016

For $b{\in}L^1_{loc}({\mathbb{R}}^n)$, let ${\mathcal{I}}_{\alpha}$ be the bilinear fractional integral operator, and $[b,{\mathcal{I}}_{\alpha}]_i$ be the commutator of ${\mathcal{I}}_{\alpha}$ with pointwise multiplication b (i = 1, 2). This paper shows that if the commutator $[b,{\mathcal{I}}_{\alpha}]_i$ for i = 1 or 2 is bounded from the product Morrey spaces $L^{p_1,{\lambda}_1}({\mathbb{R}}^n){\times}L^{p_2,{\lambda}_2}({\mathbb{R}}^n)$ to the Morrey space $L^{q,{\lambda}}({\mathbb{R}}^n)$ for some suitable indexes ${\lambda}$, ${\lambda}_1$, ${\lambda}_2$ and $p_1$, $p_2$, q, then $b{\in}BMO({\mathbb{R}}^n)$, as well as that the compactness of $[b,{\mathcal{I}}_{\alpha}]_i$ for i = 1 or 2 from $L^{p_1,{\lambda}_1}({\mathbb{R}}^n){\times}L^{p_2,{\lambda}_2}({\mathbb{R}}^n)$ to $L^{q,{\lambda}}({\mathbb{R}}^n)$ implies that $b{\in}CMO({\mathbb{R}}^n)$ (the closure in $BMO({\mathbb{R}}^n)$of the space of $C^{\infty}({\mathbb{R}}^n)$ functions with compact support). These results together with some previous ones give a new characterization of $BMO({\mathbb{R}}^n)$ functions or $CMO({\mathbb{R}}^n)$ functions in essential ways.

• Clinical and Experimental Reproductive Medicine
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• 제15권2호
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• pp.83-92
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• 1988

혈액에서 생물학적 활성을 나타내는 (bioavailable) steroid hormone은 주로 비결합형(free form)과 알부민 결합형(albumin-bound form)으로 구성된다. 특히 Testosterone (T)과 5 alpha-Dihydrotestosterone (DHT)의 활성적 분획이 전체의 T, DHT 양에 비해 생리적 현상과 보다 잘 일치하는 것으로 알려지고 있다. 본 연구는 섬광면역측정법(Luminescence immunoassay, LIA)으로 혈청내 활성적 T 및 DHT의 농도의 측정에 이용하고져 하였다. 항체는 T- 또는 DHT-3-CMO-BSA를 항원으로 토끼에 면역주사하여 얻었다. 추적자는 T-3-CMO, DHT-3-CMO에 aminobutylethylisoluminol(ABEI)를 부착시켜 사용하였다. 항체중 IgG분획을 Protein-A-Sepharose CL-4B로 분리한 후 Immunobead(Bio-Rad)에 부착시켜 Solid-phase LIA를 실시하였다. 본 연구에서 LIA는 정확도(accuracy), 정밀도(precision), 감도(sensitivity), 교차반응도(specificity)등을 조사하고, 기존의 방사면역측정법(RIA)과 비교하여 만족할만한 결과를 얻었다. 혈청내 T및 DHT의 활성적 분획의 농도를 측정한 결과는 다음과 같았다. T의 경우는 남성에서 T의 전체량의 33% 이상으로 $7.1{\pm}1.5nmol/l$, 여성에서는 26% 이상으로 $0.28{\pm}0.05nmol/l$이었다. DHT의 활성적 분획은 남성의 경우 $601.7{\pm}85.8pmol/l$, 여성의경우 $52.4{\pm}19.9\;pmol/l$이었다. 이상의 결과를 보아 본 연구에서 이용된 LIA는 혈청내 활성적 농도를 측정하기에 충분하다고 사료된다. 또한 이 방법을 이용하여 여성의 Androgenicity 및 남성 정소기능등의 제어방법에 응용될 수 있을 것으로 판단된다.

• Journal of Electrochemical Science and Technology
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• 제12권2호
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• pp.246-256
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• 2021

Mo,Cu-doped CeO₂ (CMCuO) nanopowders were synthesized by the nitrate-fuel combustion method aiming to improve the electrical and electrochemical properties of its Mo-doped CeO₂ (CMO) parent by the addition of copper. An electrical conductivity of ca. 1.22·10^-2 S cm^-1 was measured in air at 800℃ for CMCuO, which is nearly 10 times higher than that reported for CMO. This increase was associated with the inclusion of copper into the crystal lattice of ceria and the presence of Cu and Cu₂O as secondary phases in the CMCuO structure, which also could explain the increase in the charge transfer activities of the CMCuO based anode for the hydrogen and carbon monoxide electro-oxidation processes compared to the CMO based anode. A maximum power density of ca. 120 mW cm^-2 was measured using a CMCuO based anode in a solid oxide fuel cell (SOFC) with YSZ electrolyte and LSM-YSZ cathode operating at 800℃ with humidified syngas as fuel, which is comparable to the power output reported for other SOFCs with anodes containing copper. An increase in the area specific resistance of the SOFC was observed after ca. 10 hours of operation under cycling open circuit voltage and polarization conditions, which was attributed to the anode delamination caused by the reduction of the Cu₂O secondary phase contained in its microstructure. Therefore, the addition of a more electroactive phase for hydrogen oxidation is suggested to confer long-term stability to the CMCuO based anode.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.

• IT SoC Magazine
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• 통권1호
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• pp.37-41
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• 2004

전력이라는 장벽 때문에 공정 스케일링은 점점 어려워지고 있다. 반면, 미래의 컴퓨터와 통신은 더더욱 낮은 전력 소모를 필요로 한다. 아직은 에너지 효율적인 공정이 널리 보급되고 있지 않으므로, 저전력 CMOS SoC 설계는 여전히 큰 어려움이 있다. 본문에서는 CMOS의 전력 감소를 위해 무엇을 어떻게 해야 하는지 알아보도록 한다.

• 정보처리학회논문지A
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• 제15A권5호
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• pp.243-248
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• 2008

본 논문은 다중 문턱전압 CMOS를 이용하여 저 전력 특성을 갖는 캐리 예측 가산기 (carry look-ahead adder)를 설계하였으며, 이를 일반적인 CMOS 가산기와 특성을 비교하였다. 전파 지연시간이 긴 임계경로에 낮은 문턱전압 트랜지스터를 사용하여 전파 지연시간을 감소시켰다. 전파 지연시간이 짧은 최단경로에는 높은 문턱전압 트랜지스터를 사용하여 회로전체의 소비전력을 감소시켰으며, 그 외의 논리블럭들은 정상 문턱전압의 트랜지스터를 사용하였다. 설계한 가산기는 일반적인 CMOS 회로와 비교하여 소비전력에서 14.71% 감소하였으며, 소비전력과 지연 시간의 곱에서 16.11%의 성능향상이 있었다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.1-8
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• 1998

본 논문에서는 동일 칩 내부에 static CMOS와 하이브리드 로직 스타일(hybrid logic style)을 이용하여 저전력 8비트 ELM 덧셈기를 설계하였다. 두 개의 로직 스타일로 설계된 8비트 ELM 덧셈기는 0.8㎛ 단일 폴리 이중 금속, LG CMOS 공정으로 설계되어 측정되었다. 하이브리드 로직 스타일은 CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR 게이트와 ELM 덧셈기의 속도를 결정하는 임계경로(critical path)를 위한 static CMOS 등으로 구성된다. 칩 측정 결과, 전원 전압 5.0V에서 하이브리드로직으로 구현한 ELM 덧셈기가 static CMOS로 구현한 덧셈기에 비해 각각 전력소모 면에서 9.29%, 지연시간 면에서 14.9%, PDP(Power Delay Product)면에서 22.8%의 향상을 얻었다.

• 전기전자학회논문지
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• 제26권1호
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• pp.111-118
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• 2022

본 논문에서는 고전압 SiC Power 소자와 집적이 가능한 4H-SiC CMOS에 대해 연구하였다. SiC CMOS 소자 연구를 통해 고출력 SiC Power 소자와 함께 제작을 가능하게 함으로써 SiC 전력소자를 이용하는 고출력 시스템의 효율 및 비용면에서 우수한 성능을 기대할 수 있다. 따라서 4H-SiC 기판에서 CMOS를 설계한 후 TCAD 시뮬레이션을 통해 전기적 특성 및 고온 동작 신뢰성을 비교하였다. 특히 높은 온도에서 신뢰성 있는 동작을 위해 gate dielectric으로 HfO₂를 변경함으로써 SiO₂보다 열적 특성이 개선됨을 확인하였다.