• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 전력전자학술대회 논문집
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• pp.372-376
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• 2001

Due to several advantages of Pulse Width Modulation(PWM) Converter, such as unity power factor operation, elimination of low-order harmonics and regeneration of motor braking energy to source, the application range of PWM Converter has been rapidly extended in industrial application. Nowadays, vector control algorithm and space vector PWM(SVPWM) method are applied to improve the performances of PWM Converter, but vector control algorithm and SVPWM require to use Microprocessor and other digital devices in hardware, causing costly and somewhat large dimension system. In every practical application of energy conversion equipments, the design and implementation should be carried out considering cost and performance. High performance and low cost is the best choice for energy conversion equipments. So, this paper presents the practical design method and implementation results of 3-phase PWM Converter with analog hysteresis current controller, and verifies the performances of unit power factor operation and energy regeneration operation via experimental results.

• 전자공학회논문지SC
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• 제37권2호
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• pp.37-42
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• 2000

본 논문에서는 파이프라인드 구조의 빠른 변환 속도와 축차비교 구조의 저전력 구조를 이용하여 고속, 저전력 아날로그 디지털 변환기를 제안하였다. 제안된 구조의 변환 방법은 축차비교 구조의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기에 비교기의 기준 전위를 전 비교기의 출력 값에 의해 변환하도록 하여 고속 동작이 가능하도록 하였다. 제안된 구조에 의해 8비트 아날로그 디지털 변환기를 0.8㎛ CMOS공정으로 HSPICE를 이용하여 시뮬레이션한 결과, INL/DNL(Integral Non-Linearity/Differential Non-Linearity)은 각각 ±0.5/±1이었으며, 100㎑ 사인 입력 신호를 10MS/s로 샘플링 하여 DFT(Discrete Fourier Transform)측정 결과 SNR(Signal to Noise Ratio)은 41㏈를 얻을 수 있었다. 10MS/s의 변환 속도에서 전력 소모는 4.14㎽로 측정되었다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.189-193
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• 2015

This paper provides the design techniques of a successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for distributed maximum power point tracking (DMPPT) control in a photovoltaic system. Both a top-plate sampling technique and a $V_{CM}$-based switching technique are applied to the 12b capacitor digital-to-analog converter (CDAC). With these techniques, we can implement a 12b SAR ADC with a 10b capacitor array digital-to-analog converter (DAC). To enhance the accuracy of the ADC, a single-to-differential converted DAC is exploited with the dual sampling technique during top-plate sampling. Simulation results show that the proposed ADC can achieve a signal-to-noise plus distortion ratio (SNDR) of 70.8dB, a spurious free dynamic range (SFDR) of 83.3dB and an effective number of bits (ENOB) of 11.5b with bipolar CMOS LDMOD (BCDMOS) $0.35{\mu}m$ technology. Total power consumption is 115uW under a supply voltage of 3.3V at a sampling frequency of 1.25MHz. And the figure of merit (FoM) is 32.68fJ/conversion-step.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.183-188
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• 2015

A 10-bit 10MS/s low power consumption successive approximation register (SAR) analog-to-digital converter (ADC) using a straightforward capacitive digital-to-analog converter (DAC) is presented in this paper. In the proposed capacitive DAC, switching is always straightforward, and its value is half of the peak-to-peak voltage in each step. Also the most significant bit (MSB) is decided without any switching power consumption. The application of the straightforward switching causes lower power consumption in the structure. The input is sampled at the bottom plate of the capacitor digital-to-analog converter (CDAC) as it provides better linearity and a higher effective number of bits. The comparator applies adaptive power control, which reduces the overall power consumption. The differential prototype SAR ADC was implemented with $0.18{\mu}m$ complementary metal-oxide semiconductor (CMOS) technology and achieves an effective number of bits (ENOB) of 9.49 at a sampling frequency of 10MS/s. The structure consumes 0.522mW from a 1.8V supply. Signal to noise-plus-distortion ratio (SNDR) and spurious free dynamic range (SFDR) are 59.5 dB and 67.1 dB and the figure of merit (FOM) is 95 fJ/conversion-step.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.473-481
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• 2013

A fractional folding analog-to-digital converter (ADC) with a novel arithmetic digital encoding technique is discussed. In order to reduce the asymmetry errors of the boundary conditions for the conventional folding ADC, a structure using an odd number of folding blocks and fractional folding rate is proposed. To implement the fractional technique, a new arithmetic digital encoding technique composed of a memory and an adder is described. Further, the coding errors generated by device mismatching and other external factors are minimized, since an iterating offset self-calibration technique is adopted with a digital error correction logic. A prototype 8-bit 1GS/s ADC has been fabricated using an 1.2V 0.13 um 1-poly 6-metal CMOS process. The effective chip area is $2.1mm^2$(ADC core : $1.4mm^2$, calibration engine : $0.7mm^2$), and the power consumption is 88 mW. The measured SNDR is 46.22 dB at the conversion rate of 1 GS/s. Both values of INL and DNL are within 1 LSB.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.281-283
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• 2016

최근 많은 산업용 기기들은 외부 모니터링과 제어 시스템에 프로토콜 호환성 문제에 직면하고 있다. 본 논문은 산업, 통신 프로토콜 변환 및 모니터링을 지원하기 위해 메인 제어 보드를 제작하였다. 산업용 통신 게이트웨이 모듈은 CAN 버스 및 이더넷 프로토콜을 지원하도록 설계되었다. 메인보드 프로세서는 ATMEGA2560 사용하고, 서브 보드 RS485 시리얼 슬롯 4개를 배치하였다. 이들 슬롯을 통하여 아날로그 및 디지털 I/O를 제공하여 제어 및 모니터링에 사용할 수 있다.

• 한국지능시스템학회논문지
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• 제14권6호
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• pp.726-731
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• 2004

본 논문은 비선형 시스템을 위한 효율적인 펄스 폭 변조 (PWM: pulse-width-modulation) 제어기 설계 기법을 제안한다. 이를 위하여 우선 지능형 디지털 재설계 기법을 사용하여 잘 설계된 아날로그 제어기를 상태 정합(state-matching) 이라는 측면에서 그 제어 성능을 보장하도록 일반적인 펄스 크기 변조(PAM: pulse-amplitude-modulation) 디지털 제어기로 변환한다. 재설계된 지능형 PAM 디지털 제어기는 등가 영역의 원리(equivalent area principle)를 사용하여 PWM 제어기로 변환된다. 제안된 PWM 제어기법의 효용성을 검증하기 위하여 인공위성의 자세제어 시스템의 모의실험의 예를 보인다.

• 디지털융복합연구
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• 제11권6호
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• pp.1-9
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• 2013

2012년 12월 31일 디지털 전환 종료 이후에도 아날로그 대역에 고스란히 남아 있는 아날로그 케이블 가입자의 디지털 전환에 차질이 빚어지고 있다. 디지털 전환을 위해서는 디지털 TV를 보유하거나 DtoA 컨버터를 설치하면 되지만 이는 지상파 방송 직접 수신 가구에만 해당되는 것으로서 디지털 전환 이후에도 지속적으로 유료채널을 시청하고자 하는 아날로그 케이블 가입자와 저소득 가구의 시청에는 제한이 초래될 것으로 우려되고 있다 더욱이 전체 유료방송 가입자의 절반에 해당하는 케이블 가입자의 디지털 전환이 이루어지지 않고서는 진정한 의미의 디지털 전환이라고 판단하기 어렵기 때문에 정부도 이에 대해 비로소 심각한 고려의 대상으로 인지하고 있는 중이다. 본 연구는 디지털 전환을 맞아 본격적인 디지털 TV 시청의 사각지대에 놓이게 된 아날로그 케이블의 문제점과 원인, 그리고 해결방안을 모색하고자 했다. 연구결과 현재의 디지털 전환의 위기 원인은 보편적 서비스라고 할 수 있는 디지털 지상파 신호를 직접 수신받을 수 있는 가구 수가 제한되어 있다는 점과 이를 보완할 수 있는 유료방송의 디지털 전환시장이 구조적으로 미성숙하고 상호약탈적인 경쟁시장을 형성한다는 점에서 장기적으로 디지털 전환에 부정적인 영향을 미치는 것으로 나타났다. 이와 같은 문제로 인해 아날로그 케이블 가입가구에 대한 디지털전환 보조금 지원이나 저소득층 가구의 자유로운 디지털 플랫폼 선택권 강화, 클리어 쾀이나 8VSB 신호의 재전송과 같은 정책적 대안이 적극 마련되어야 할 것으로 판단된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1701-1705
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• 2004

This paper presents a design and analysis of electromechanical sigma-delta modulator for MEMS gyroscope, which enables us to control the proof mass and to obtain an exact digital output without additional A/D conversion. The system structure and the circuit realization of the sigma-delta modulation are simpler than those of the analog sensing and feedback circuit. Based on the electrical sigma-delta modulator theory, a compensator is designed to improve the closed loop resolution of the sensor. With the designed compensator, we could obtain enhanced closed-loop performances of the gyroscope such as larger bandwidth, lower noise, and digital output comparing with the results of analog open-loop system.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.569-572
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• 2004

This paper presents a 12-Bit 250MHz CMOS current-mode Digital to Analog Converter(DAC) with current scalers and dividers. It consist of 4 MSB current scaler, 4 MLSB current divider, and 4 LSB current divider. The simulation results show a conversion rate of 250MHz, DNL/INL of ${\pm}5LSB/{\pm}7LSB$, die area of $0.55mm^2$ and Power dissipation of 27mW at 3.3V