• 한국전자파학회논문지
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• 제15권8호
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• pp.744-751
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• 2004

본 논문에서는 RF소자들의 테스트시 비용 절감을 극대화 할 수 있는 저가형 고속 RF 자동화 테스트 시스템(Automatic Test Equipment, ATE)의 제작에 관하여 다루어진다. 제작된 RF ATE는 고속의 스위칭 시간과 고정밀 디지타이저를 포함한 16개의 독립적인 RF 입출력 단자를 갖고 있으며 산업 표준인 VXI(Versus module eXtensions for Instrument)와 GPIB(General Purpose Interface Bus) 인터페이스를 사용하여 구성된다. 또한 소자의 생산효율을 극대화하기 위하여 동시에 4개의 소자를 테스트할 수 있도록 시스템이 구성된다. 마지막으로 현재 가격 경쟁이 상당히 심한 소자 중 하나인 RF 전력증폭모듈올, 제작된 RF ATE를 이용하여 테스트를 진행하여 시스템 성능을 검증한다.

• 한국인터넷방송통신학회논문지
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• 제20권5호
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• pp.51-56
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• 2020

측정 명령어에 따른 정확도와 소요시간은 효율적인 Ka 밴드용 자동 시험 장비(ATE)를 구축하는데 중요한 요소이다. 이에 따라 본 논문에서는 RF 대표 계측기 Power Meter의 측정 명령어에 대해 연구하였다. 30 G ~ 31 GHz에서 Power Meter의 측정 명령어 FETCH와 MEASURE의 각 측정 레벨에 따른 정확도와 소요시간을 비교하였으며, -70 ~ +20 dBm 영역을 2가지 Power Sensor로 측정하였다. 측정 결과 신속하게 데이터를 불러오는 FETCH 명령어는 잡음 레벨보다 높은 선형 구간에서 비교적 정확한 데이터를 얻을 수 있었다. 가장 정확한 데이터를 얻을 수 있는 MEASURE 명령어는 FETCH 대비 시간이 많이 소요 되었으며, 최대 13.2초가 소요 되었다. 이를 통해 30 G ~ 31 GHz에서 Power Meter 측정 명령어의 정확도와 측정 소요시간을 확인할 수 있었고, 해당 연구 결과는 효율적인 Ka 밴드용 ATE를 구축하는데 기준을 제시할 수 있을 것으로 기대된다.

• ETRI Journal
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• 제37권4호
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• pp.787-792
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• 2015

To accomplish a high-speed test on low-speed automatic test equipment (ATE), a new instruction-based fully programmable memory built-in self-test (BIST) is proposed. The proposed memory BIST generates a highspeed internal clock signal by multiplying an external low-speed clock signal from an ATE by a clock multiplier embedded in a DRAM. For maximum programmability and small area overhead, the proposed memory BIST stores the unique sets of instructions and corresponding test sequences that are implicit within the test algorithms that it receives from an external ATE. The proposed memory BIST is managed by an external ATE on-the-fly to perform complicated and hard-to-implement functions, such as loop operations and refresh-interrupts. Therefore, the proposed memory BIST has a simple hardware structure compared to conventional memory BIST schemes. The proposed memory BIST is a practical test solution for reducing the overall test cost for the mass production of commodity DDRx SDRAMs.

• Journal of Information Processing Systems
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• 제4권4호
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• pp.121-132
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• 2008

VLSI chips have been tested using various automatic test equipment (ATE). Although each ATE has a similar structure, the language for ATE is proprietary and it is not easy to convert a test program for use among different ATE vendors. To address this difficulty we propose a tester structure expression language, a tester language with a novel format. The developed language is called the general tester language (GTL). Developing an interpreter for each tester, the GTL program can be directly applied to the ATE without conversion. It is also possible to select a cost-effective ATE from the test program, because the program expresses the required ATE resources, such as pin counts, measurement accuracy, and memory capacity. We describe the prototype environment for the GTL and the tester selection tool. The software size of the prototype is approximately 27,800 steps and 15 manmonths were required. Using the tester selection tool, the number of man-hours required in order to select an ATE could be reduced to 1/10. A GTL program was successfully executed on actual ATE.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.85-95
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• 2004

최근 반도체 칩의 집적도가 올라가고 System-on-Chip(Soc)환경이 보편화되면서 Automatic Test Equipment(ATE)를 이용한 테스트 수행시 테스트 패턴의 크기 문제와 스캔체인에서의 전력 소모문제가 크게 부각되고 있다. 또한, 테스트 패턴 크기문제를 해결하기 위해 테스트 패턴을 압축하게 되면 테스트 패턴의 소모하는 전력량이 커지게 되어 저전력 테스트를 수행하는데 어려움이 있어 두 가지 문제를 해결할 수 없었다 본 논문에서는 이러한 문제점들을 동시에 해결하기 위해서 Run-length code를 기반으로 하여 저전력 테스트가 가능하면서 테스트 패턴의 크기도 줄일 수 있는 알고리즘을 제안하였다. 본 논문에서는 기존에 제시되었던 알고리즘과 비교ㆍ분석하는 실험을 통하여 이 알고리즘의 효율성을 보여주고 있다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.

• 한국산학기술학회논문지
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• 제21권3호
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• pp.453-459
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• 2020

모든 개발 무기체계는 원활한 작전운용을 위해 임의의 시간에 정상상태로 운용될 수 있는 확률을 높이는 것이 중요하다. 종합군수지원(Integrated Logistics Support, ILS)에서는 이 확률을 운용 가용도라고 하며, 개발 과정에서 해당 수치를 정량화하여 제시한다. 무기체계의 성공적인 개발을 위해 운용 가용도를 향상시킬 수 있는 방안은 여러 가지가 있다. 그 중 하나의 방안은 자동화시험장비(ATE)를 통해 수행하는 고장정비시간을 줄이는 것이다. 최근 방산시장에서의 고객은 이러한 점을 인식하고 무기체계 운용 가용도 향상을 위한 방안을 요구하고 있다. 그러므로 이 논문에서는 자동화시험장비 운용방식을 변경하여 무기체계의 운용 가용도를 향상시킬 수 있는 방안을 제시한다. 그 구체적인 방안은 야전정비요원이 야전정비지원을 부대에서 수행할 수 있도록 하는 것이다. 이는 대상품 시험을 위한 야전정비요원의 이동시간을 줄임으로써 무기체계 총 고장정비시간(Total Corrective Maintenance Time, TCM)을 감소시킬 수 있는 효과적인 방안이다. 제안된 자동화시험장비는 기존 대비 뛰어난 정비도 및 운용 가용도를 달성할 수 있음을 입증하였다.

• 한국전자통신학회논문지
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• 제15권3호
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• pp.389-396
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• 2020

좋은 품질의 제품을 얻기 위해서는 제품 자체에 대한 품질 적합성 검사 이전에 생산 및 시험 관련 설비에 대한 적절한 검증이 반드시 선행되어야 한다. 다양한 생산 및 시험 관련 설비 중에서도 ATE는 오늘날 자동차산업, 항공·우주산업, 반도체산업과 같은 민간분야 뿐만 아니라, 방위산업의 군수품 생산 및 성능시험에도 활발히 사용되고 있다. 본 논문은 다양한 방법을 활용하여 군용 FM 무전기 세트의 자동시험장비 인 ATS에 대해 체계적으로 설계 적합성 검증을 실시 한 결과를 다루고 있으며, 군수품 ATE에 대한 설계 적합성 검증 절차가 명문화 되어있지 않은 현 시점에 좋은 참고자료가 될 것으로 기대된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.360-360
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• 2010

반도체 산업은 지속적인 design rule 감소로 인해 직접도 및 Pin Count가 점점 증가함에 따라 보증해야할 회로의 수와 기능이 더불어 증가하고 있으며, 그 중 Test Cost 감소 방법 확보가 시급하게 되었다. 이에 따라 Test Cost 감소와 직결된 Test Time 감소 방법이 다양하게 제시되고 연구되고 있다. 본 논문은 Test Time의 한 부분인 반도체 검사 장비 (Automatic Test Equipment)의 효율적인 제어 방법을 제공함으로써, 관련 분야의 이해를 돕고자 한다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권4호
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• pp.291-296
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• 2015

This paper describes the design of a high-speed comparator for high-speed automatic test equipment (ATE). The normal comparator block, which compares the detected signal from the device under test (DUT) to the reference signal from an internal digital-to-analog converter (DAC), is composed of a rail-to-rail first pre-amplifier, a hysteresis amplifier, and a third pre-amplifier and latch for high-speed operation. The proposed continuous comparator handles high-frequency signals up to 800MHz and a wide range of input signals (0~5V). Also, to compare the differences of both common signals and differential signals between two DUTs, the proposed differential mode comparator exploits one differential difference amplifier (DDA) as a pre-amplifier in the comparator, while a conventional differential comparator uses three op-amps as a pre-amplifier. The chip was implemented with $0.18{\mu}m$ Bipolar CMOS DEMOS (BCDMOS) technology, can compare signal differences of 5mV, and operates in a frequency range up to 800MHz. The chip area is $0.514mm^2$.