• 한국재료학회지
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• 제9권4호
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• pp.392-397
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• 1999

The tensile strength and water resistance of ADC12 alloy matrix composites reinforced with saffil/ceraklwool and saffil/Si particle prepared by squeeze casting have been investigated in room temperature and $250^{\circ}C$. Adhesive and scuffing wear phenomena was studied when load was changed to 10~40N and wear velocity was 2.0m/s at room temperature and $250^{\circ}C$. Generally, the morphology of tensile fractured surface revealed dimple pattern which implies ductile fracture of the composites. However, cleavage fracture was also observed in case of ADC12 alloy based saffil/Si particle composite. The maximum tensile strength of 320MPa was obtained in ADC12 alloy based composites reinforced by saffil/cerakwool(5:5) preformed fibers. In the results of dry wear test, it was observed that scuffing was occurred at 40N in room temperature and 30N for $250^{\circ}C$.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.20-26
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• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.47-54
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• 2006

본 논문에서는 초광대역 통신시스템 응용을 위한 이중채널 6b 1GS/s A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 IGS/s의 신호처리속도에서 전력, 칩 면적 및 정확도를 최적화하기 위해 인터폴레이션 기반의 6b 플래시 ADC 회로로 구성되며, 입력 단에 광대역 열린 루프 구조의 트랙-앤-홀드 증폭기를 사용하였으며, 넓은 입력신호범위를 처리하기 위한 이중입력의 차동증폭기와 함께 래치 단에서의 통상적인 킥-백 잡음 최소화기법 등을 적용한 비교기를 제안하였다. 또한, CMOS 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 디지털 출력에서는 새로운 버블 오차 교정회로를 제안하였다. 본 논문에서 제안하는 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 1GS/s의 동작속도에서 SNDR 및 SFDR은 각각 최대 30dB, 39dB를 보이며, 측정된 시제품 ADC의 DNL 및 INL은 각각 1.0LSB, 1.3LSB 수준을 보여준다. 제안하는 이중채널 ADC의 칩 면적은 $4.0mm^2$이며, 측정된 소모 전력은 1.8V 전원 전압 및 1GS/s 동작속도에서 594mW이다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.57-66
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• 1999

본 논문에서는 50 MHz 수준의 고속 신호 샘플링을 위해 정착시간 최소화 기법을 적용한 12 비트 50 MHz CMOS A/D 변환기(analon-to-digital-converter : ADC) 회로를 제안한다. 제안하는 ADC는 0.35㎛ double-poly five-metal n-well CMOS 공정을 사용하여 설계 및 레이아웃되었으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 기존의 파이프라인 구조를 가진 ADC의 경우, 동작속도를 제한하는 결정적인 회로 불럭은 잔류전압 증폭기이나, 제안하는 정착 시간 최소화 기법은 이러한 잔류전압 증폭기의 동작 전류 제어를 통해 정착시간 단축 및 출력신호의 불규칙성을 최소한으로 줄인다. 3 V 전원전압에서 50 MHz 클럭 주파수를 사용하여 모의실험한 결과, 입출력단을 포함한 전체 ADC는 197mW의 전력소모를 나타내었고, 입출력단의 패드를 포함한 전체 칩면적은 3.2mm×3.6mm이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.108-113
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• 2013

This paper describes a low power asynchronous successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for biomedical applications in a 0.35 ${\mu}m$ CMOS technology. The digital-to-analog converter (DAC) uses a capacitive split-arrays consisting of 6-b main array, an attenuation capacitor C and a 5-b sub array for low power consumption and small die area. Moreover, splitting the MSB capacitor into sub-capacitors and an asynchronous SAR reduce power consumption. The measurement results show that the proposed ADC achieved the SNDR of 68.32 dB, the SFDR of 79 dB, and the ENOB (effective number of bits) of 11.05 bits. The measured INL and DNL were 1.9LSB and 1.5LSB, respectively. The power consumption including all the digital circuits is 6.7 ${\mu}W$ at the sampling frequency of 100 KHz under 3.3 V supply voltage and the FoM (figure of merit) is 49 fJ/conversion-step.

• 한국통신학회논문지
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• 제33권5C호
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• pp.395-402
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• 2008

본 논문에서는 무선 통신 분야의 WLAN/WMAN 시스템에 집적화할 수 있도록 I/Q 채널 12비트 40MS/s 파이프라인 아날로그-디지털 변환기를 제안하였다. 제안하는 A/D 변환기는 높아진 동작 속도와 CMOS 소자의 최소 선폭이 작아지며 생기는 듀티 사이클의 변화를 보정해 줄 수 있는 DLL 기반의 듀티 사이클 보정 회로를 집적화 하였다. 입력 듀티 사이클이 1%에서 99%까지 변동이 있어도 정확한 50%의 듀티 사이클을 가진 신호로 보정 가능하도록 설계하였다. 제작된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정으로 제작되었으며, 전력 소모는 1.8V 전원 전압에서 184mW이다. 샘플링 및 입력 주파수가 각각 20MHz, 1MHz 일 때 52dB의 SNDR과 59dBc의 SFDR을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.365-367
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• 2013

본 논문에서는 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 12-bit 1MSps 연속 근사화 아날로그-디지털 변환기(Analog to Digital Converter : ADC)를 설계하였다. 설계된 아날로그-디지털 변환기는 Cadence Tool을 이용하여 시뮬레이션 및 레이아웃을 진행하였다. 시뮬레이션 결과 1.8V의 공급전압에서 전력 소모는 5.5mW였고, 입력 신호의 주파수가 100kHz일 때, SNDR은 70.03dB, 유효 비트수는 11.34bit의 결과를 보였다. 설계된 변환기는 $0.8mm{\times}0.7mm$ 크기로 레이아웃 되었다.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.129-134
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• 2014

본 논문은 디지털-아날로그 변환기(DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된 10-bit 10-MS/s 비동기 축차근사형(SAR: successive approximation register) 아날로그-디지털 변환기(ADC: analog-to-digital converter)를 제안한다. Rail-to-rail의 입력 범위를 가지는 설계된 비동기 축차근사형 아날로그-디지털 변환기는 샘플링 속도를 향상시키기 위해 MOM(metal-oxide-metal) 커패시터를 이용한 바이너리 가중치 기반의 디지털-아날로그 변환기를 사용하여 구현한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되고 면적은 $0.103mm^2$를 차지한다. 1.1 V의 공급전압에서 전력소모는 0.37 mW를 나타낸다. 101.12 kHz와 5.12 MHz의 아날로그 입력 신호에 대해 측정된 SNDR은 각각 54.19 dB와 51.59 dB이다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.60-68
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• 2010

청신경의 이상으로 발생하는 감각신경성 난청의 경우, 달팽이관이나 청각신경에 전극을 이식하여 전기자극을 가함으로써 청지각을 살릴 수 있다. 이를 위해 우선적으로, 각 청각신경들이 담당하여 인지할 수 있는 소리의 주파수 분포를 표시한 음계소지도를 파악해야 한다. 본 논문에서는 청각신경신호 검출 장치용 다중채널 아나로그 프론트엔드 회로를 제안한다. 제안된 아나로그 프론트엔드의 각 채널은 AC 커플링 회로, 저 전력 4차 Gm-C LPF와 단일 기울기 ADC로 이루어진다. AC 커플링 회로는 청각신호의 불확실한 DC 전압 레벨을 제거하고 AC 신호만 전달한다. Gm-C LPF는 청각신호의 대역폭을 고려하여 설계 되었으며, 플로팅-게이트 기법이 적용된 OTA를 사용하였다. 채널별 ADC를 구현하기 위해서, 최소의 면적으로 구현할 수 있는 단일 기울기 ADC 구조를 사용하였다. 측정 결과, AC 커플링 회로와 4차 Gm-C LPF는 100 Hz - 6.95 kHz의 대역폭을 가지며, 단일 기울기 ADC는 7.7 비트의 유효 해상도를 가진다. 그리고, 채널 당 $12\;{\mu}W$의 전력이 소모 되었다. 전원 전압은 3.0 V가 공급되었고, 코어는 $2.6\;mm\;{\times}\;3.7\;mm$의 실리콘 면적을 차지한다. 제안된 아나로그 프론트엔드는 1-poly 4-metal $0.35-{\mu}m$ CMOS 공정에서 제작 되었다.