• 한국인터넷방송통신학회논문지
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• 제23권5호
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• pp.109-114
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• 2023

본 논문에서는 Ka-대역 소형 레이더에 적용하기 위한 65-nm CMOS 기반 2채널 이미지 제거 수신기를 기술하였다. 설계된 수신기는 Low-Noise Amplifier (LNA), IQ mixer 및 Analog Baseband (ABB) 회로로 구성된다. ABB 내에 complex filter를 포함하여 원하지 않는 이미지 성분을 억제할 수 있으며, RF 및 ABB의 가변 이득 증폭기 (VGA)에서 이득을 4.5-56 dB 범위에서 조절할 수 있어 수신기의 동적 영역을 확보할 수 있다. 이득 조절은 수신기에 내장된 SPI 컨트롤러를 통해 수행된다. 수신기 칩은 Ka-대역 목표주파수 내 이득 36 dB에서 잡음지수 <15 dB, OP1dB >4 dBm, 이미지 제거비 >30 dB, 채널 간 격리도 >45 dB 특성을 보였다. 본 수신기는 1.2 V 공급전압에서 420 mA를 소모하며, 칩 면적은 4000×1600 ㎛ 이다.

• 정보저장시스템학회:학술대회논문집
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• 정보저장시스템학회 2005년도 추계학술대회 논문집
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• pp.22-25
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• 2005

In this research, a wafar-level transfer method of cantilever array on a conventional CMOS circuit has been developed for high density probe-based data storage. The transferred cantilevers were silicon nitride ($Si_3N_4$) cantilevers integrated with poly silicon heaters and piezoelectric sensors, called thermo-piezoelectric $Si_3N_4$ cantilevers. In this process, we did not use a SOI wafer but a conventional p-type wafer for the fabrication of the thermo-piezoelectric $Si_3N_4$ cantilever arrays. Furthermore, we have developed a very simple transfer process, requiring only one step of cantilever transfer process for the integration of the CMOS wafer and cantilevers. Using this process, we have fabricated a single thermo-piezoelectric $Si_3N_4$ cantilever, and recorded 65nm data bits on a PMMA film and confirmed a charge signal at 5nm of cantilever deflection. And we have successfully applied this method to transfer 34 by 34 thermo-piezoelectric $Si_3N_4$ cantilever arrays on a CMOS wafer. We obtained reading signals from one of the cantilevers.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.343-345
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• 2013

본 논문에서는 125 MHz 동작 주파수에서 51개 위상의 클록을 출력하는 위상 고정 루프(phase-locked loop: PLL)을 제안한다. 제안된 위상 고정 루프는 125 MHz 주파수의 51-위상 클록을 출력하기 위해서 저항으로 연결된 3개의 전압제어발진기 (voltage controlled oscillator: VCO)를 이용한다. 각 전압제어발진기는 17단의 delay-cell로 구성되며, 3 개의 전압제어발진기를 연결하는 저항을 통해 동일한 위상차를 가지는 51개 위상 클록을 구현한다. 제안된 위상 고정 루프는 1.0 V의 공급전압을 이용하는 65 nm CMOS 공정에서 설계되었으며, 125 MHz 동작 주파수에서 시뮬레이션된 DNL과 peak-to-peak jitter는 각각 +0.0016/-0.0020 LSB와 1.07 ps이다. 제작된 위상 고정 루프의 면적과 전력 소모는 각각 $290{\times}260{\mu}m^2$과 2.5 mW이다.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.408-414
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• 2014

본 논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된 출력 클록의 peak-to-peak 지터는 0.82 ps이다. 51-위상 출력 클록의 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 -0.013/+0.012 LSB와 -0.033/+0.041 LSB이다. 동작 주파수 범위는 15 ~ 210 MHz이다. 구현된 위상 고정 루프의 면적과 전력 소모는 각각 $580{\times}160{\mu}m^2$과 3.48 mW이다.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.873-879
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• 2016

A charge pump circuit with very short turn-on time is presented for minimizing reference spurs in CMOS PLL frequency synthesizers. In the source switching charge pump circuit, applying proper voltages to the source nodes of the current source FETs can significantly reduce the unwanted glitch at the output current while not degrading the rising time, thus resulting in low spur at the synthesizer output spectrum. A 1.1-1.6 GHz PLL synthesizer employing the proposed charge pump circuit is fabricated in 65 nm CMOS. The current consumption of the charge pump is $490{\mu}A$ from 1 V supply. Compared to the conventional charge pump, it is shown that the reference spur is improved by dB through minimizing the turn-on time. Theoretical analysis is described to show that the measured results agree well with the theory.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.247-255
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• 2011

This paper describes a CMOS outphasing transmitter using two wideband phase modulators. The proposed architecture can simplify the overall outphasing transmitter architecture using two-point phase modulation in phase-locked loop, which eliminates the necessity digital-to-analog converters, filters, and mixers. This architecture is verified with a WCDMA signal at 1.65 GHz. The prototype is fabricated in standard 130 nm CMOS technology. The measurement results satisfied the spectrum mask and 4.9% EVM performance.

• Journal of the Optical Society of Korea
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• 제20권5호
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• pp.623-627
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• 2016

A power-adjustable fully-integrated CMOS optical receiver with multi-rate clock-and-data recovery circuit is presented in standard 65-nm CMOS technology. With supply voltage scaling, key features of the optical receiver such as bandwidth, power efficiency, and optical sensitivity can be automatically optimized according to the bit rates. The prototype receiver has −23.7 dBm to −15.4 dBm of optical sensitivity for 10⁻⁹ bit error rate with constant conversion gain around all target bit rates from 1.62Gbps to 8.1 Gbps. Power efficiency is less than 9.3 pJ/bit over all operating ranges.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.9-14
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• 2013

본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.39-48
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• 2009

사람의 얼굴 추적은 디지털 캠코더, 디지털 카메라, 휴대폰 등과 같은 휴대용 멀티미디어 장치에 대해 점차 중요한 이슈가 되어 왔다. 갈수록 확대되어 가는 얼굴 추적 응용 서비스 요구에 대해 소프트웨어 구현 대응은 성능 및 전력 소모 면에서 한계가 있다. 따라서 본 논문에서는 실시간으로 동작할 수 있는 하드웨어 기반의 저전력 얼굴 추적 시스템을 제안하고자 한다. 제안된 시스템은 FPGA 프로토타이핑과 삼성 65nm CMOS 공정으로 구현하여 검증하였고, 8.4 msec 미만의 추적 속도와 15만 게이트의 크기를 가지며 평균 20 mW의 동작 전력소모를 보여 실시간으로 동작하는 저전력 휴대용 멀티미디어 기기에 적합함을 입증하였다.