• ETRI Journal
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• 제36권6호
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• pp.924-930
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• 2014

This paper presents a $0.13{\mu}m$ CMOS 3-level envelope delta-sigma modulation (EDSM) RF signal generator, which synthesizes a 2.6 GHz-centered fully symmetrical 3-level EDSM signal for high-efficiency power amplifier architectures. It consists of an I-Q phase modulator, a Class B wideband buffer, an up-conversion mixer, a D2S, and a Class AB wideband drive amplifier. To preserve fast phase transition in the 3-state envelope level, the wideband buffer has an RLC load and the driver amplifier uses a second-order BPF as its load to provide enough bandwidth. To achieve an accurate 3-state envelope level in the up-mixer output, the LO bias level is optimized. The I-Q phase modulator adopts a modified quadrature passive mixer topology and mitigates the I-Q crosstalk problem using a 50% duty cycle in LO clocks. The fabricated chip provides an average output power of -1.5 dBm and an error vector magnitude (EVM) of 3.89% for 3GPP LTE 64 QAM input signals with a channel bandwidth of 10/20 MHz, as well as consuming 60 mW for both channels from a 1.2 V/2.5 V supply voltage.

• ETRI Journal
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• 제29권5호
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• pp.670-672
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• 2007

An ultra-wideband low-noise amplifier is proposed with operation up to 8.2 GHz. The amplifier is fabricated with a 0.18-${\mu}m$ CMOS process and adopts a two-stage cascode architecture and a simplified Chebyshev filter for high gain, wide band, input-impedance matching, and low noise. The gain of 19.2 dB and minimum noise figure of 3.3 dB are measured over 3.4 to 8.2 GHz while consuming 17.3 mW of power. The Proposed UWB LNA achieves a measured power-gain bandwidth product of 399.4 GHz.

• 한국항해항만학회지
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• 제27권2호
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• pp.209-215
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• 2003

본 논문은 IMT-2000 기지국용 15 Watt Feedforward 선형전력증폭기(Linear Power Amplifier; LPA)의 구현을 위한 에러증폭기를 설계 및 제작하여, 그 성능을 평가하였다. 에러증폭기는 상호 변조 왜곡 신호(Intermodulation Distortion: IMD)만을 검출하기 위한 빼기회로, RF 신호의 세기 및 위상을 제어하기 위한 가변 감쇠기, 가변 위상변환기, 그리고 신호의 증폭을 위한 저전력증폭기, 대전력증폭기로 구성되었다. 이들 구성요소는 RO4350 기판 위에 구현되어, 틴 도금한 알루미늄 기구물 안에 바이어스 회로와 함께 집적하였다. 제작시 RF 회로부의 바이어스 회로에 전원을 공급하기 위하여 내벽에 관통형 커패시터를 삽입하여 DC 전원에 의한 스퓨리어스 성분이 제거되도록 하였다. 제작된 에러증폭기는 45 dB 이상의 이득, $\pm$ 0.66 dB의 이득평탄도, -15 dB 이하의 입력반사 손실 특성을 나타내었다. 또한 성능을 평가하기 위해 Feedforward 방식의 LPA에 적용한 결과 주증폭기의 IM3 성분이 34 dBc에서 61 dBc,개선되었다. 이때 오차루프의 상쇄지수는 약 27 dB, 최종 출력 전력은 15 W로 나타났다.

• 한국전자파학회논문지
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• 제25권1호
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• pp.53-61
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• 2014

본 논문에서는 고조파 정합 기법을 이용하여 고효율 GaN HEMT 전력 증폭기를 설계 및 제작하고, 그 특성을 측정하였다. 고효율 특성을 얻기 위해 고조파 로드풀 시뮬레이션을 활용하였다. 즉, 기본 주파수뿐만 아니라 2차, 3차 등의 고조파에서 최적의 부하 임피던스를 찾아내었다. 이러한 고조파 로드풀 시뮬레이션 결과를 바탕으로 출력 정합 회로를 설계하였다. 제작한 전력 증폭기는 중심 주파수 1.85 GHz에서 선형 전력 이득 20 dB 및 33.7 dBm의 $P_{1dB}$(1 dB gain compression point) 특성을 보였다. 그리고, 출력 전력 38.6 dBm에서 80.9 %의 최대 전력 부가 효율(Power Added Efficiency: PAE)을 나타냈으며, 이는 기존에 설계된 고효율 전력 증폭기와 비교했을 때 아주 우수한 효율 특성이다. 또한, W-CDMA 신호입력에 대한 측정 결과, 28.4 dBm의 평균 출력 전력에서 27.8 %의 PAE와 5 MHz offset 주파수에서 -38.8 dBc의 ACLR (Adjacent Channel Leakage Ratio)을 보였다. 그리고, 다항식 맞춤 방식의 디지털 전치 왜곡(Digital Predistortion: DPD) 선형화 알고리듬을 구현하여 제작된 전력 증폭기의 ACLR을 6.2 dB 정도 향상시킬 수 있었다.

• 한국전자파학회논문지
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• 제29권5호
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• pp.393-396
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• 2018

본 논문은 65-nm 저전력 CMOS 공정을 이용해 94 GHz 대역 저잡음 증폭기를 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 트랜스포머를 사용해 각 단 및 입출력 임피던스 정합 회로를 구성했다. 제작한 저잡음 증폭기는 94 GHz에서 최대 전력 이득 25 dB을 보이며, 3-dB 대역폭은 5.5 GHz이다. 제작한 칩의 면적은 패드를 포함해 $0.3mm^2$이며, 1.2 V 공급 전원에서 46 mW의 전력을 소비한다.

• KIEE International Transactions on Electrophysics and Applications
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• 제11C권4호
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• pp.99-106
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• 2001

An overview of Silicon Carbide (SiC) Static Induction Transistor (SIT) development is presented. Basic conduction mechanisms are introduced and discussed, including ohmic, exponential, and space charge limited conduction (SCLC) mechanisms. Additionally, the impact of velocity saturation and temperature effects on SCLC are reviewed. The small-signal model, breakdown voltage, power density, and different gate structures are also discussed, before a final review of published SiC SIT results. Published S-band (3-4 GHz) results include 9.5 dB of gain and output power of 120 W, and L-band (1.3 GHz) results include 400 W output power, 7.7 dB of gain, and power density of 16.7 W/cm.

• 한국광학회지
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• 제32권4호
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• pp.187-194
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• 2021

본 논문에서는 주 증폭기가 양방향 펌핑 방식인 MOPA (master oscillator power amplifier) 협대역 고출력 광섬유 레이저를 제작하였으며, 제작된 레이저의 출력 특성을 연구하였다. 이터븀이 도핑된 코어 25 ㎛, 클래드 400 ㎛ 편광 유지 광섬유를 사용하여 주 증폭부를 제작하였으며, 신호 광원은 PRBS (pseudo-random binary sequence) 신호에 의해 위상 변조된 3 GHz, 10 GHz의 선폭을 갖는 광원을 사용하였다. 3 GHz의 선폭을 가진 신호 광원을 이용하여 순방향과 역방향 펌프 비율을 조절하며 SBS (stimulated Brillouin scattering) 특성을 분석하였다. 10 GHz의 선폭을 가진 신호 광원을 이용하여 주 증폭기의 펌핑 비율에 따른 TMI 특성을 분석하였다. 순방향 및 역방향 펌프 비율을 1.6:1로 입사시켰을 때 주 증폭기의 출력을 1 kW까지 증폭하였으며, 기울기 효율과 빔 품질(M²)은 각각 80%, 1.36으로 측정되었다.

• 한국광학회지
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• 제27권3호
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• pp.95-100
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• 2016

본 논문에서는 이터븀(Yb)이 첨가된 이중 클래딩 광섬유를 이용한 고출력 고품질 준연속 레이저 시스템에 대한 연구 개발과 레이저 특성에 대해 보고한다. 이론적 수치 모사를 통해 최적화된 준연속 레이저 발진 조건을 찾았고, 그것을 바탕으로 공진기 구조와 MOPA (Master-Oscillator Power-Amplifier) 구조를 가진 광섬유 레이저 시스템을 각각 구축하였다. 두 레이저 시스템 모두 10 Hz 반복률, 10 ms로 작동시킬 때 최고 평균 출력 >150 W, 첨두 출력 >1.5 kW 이상의 준연속 레이저 빔을 발생시키는데 성공하였고, 레이저 발진 특성 및 빔 특성을 각각 비교하였다. 그리고 향후 더 높은 출력을 얻기 위한 방법과 전망에 대해 논의할 것이다.

• 한국광학회지
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• 제31권1호
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• pp.7-12
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• 2020

본 연구에서는 단일 모드 2 kW급 고출력 광섬유 증폭기에서 발생한 광섬유 용융 현상을 융착점 냉각 특성에 따라 실험적으로 분석한 결과를 소개한다. 레이저 출력에 따른 펌프 광 결합기와 주증폭기 이득 광섬유 사이의 융착점 온도를 레이저 출력에 따라 측정하였다. 융착점 온도는 레이저 출력 1.2 kW까지는 20℃에서 32℃까지 온도 상승 기울기 0.01℃/W로 증가율이 작았으나 1.2 kW 이후부터 온도 상승 기울기 0.08℃/W로 융착점 온도가 급격하게 증가하였고 1.96 kW 출력에서 동작 중 광섬유 용융 현상에 의해 광섬유 증폭기가 손상되었다. 손상된 펌프 광 결합기의 전송 광섬유 코어에는 광섬유 용융의 전형적인 탄환모양손상 형상이 나타났다. 이후 수냉식 냉각판을 적용하여 융착점 부위의 냉각 성능을 향상시킨 후 레이저 출력 특성 변화를 조사하였다. 최대 출력 2.05 kW에서 광섬유 융착점 온도는 35.8℃였고 레이저 출력에 따른 온도 상승 기울기는 0.007℃/W로서 급격한 증가 없이 일정하게 유지되었다. 광섬유 증폭기에서 광섬유 용융 현상은 발생하지 않았으며 최대 출력 2.05 kW에서 모드 불안정성 역시 발생하지 않았다. 최대 출력 2.05 kW까지 빔 프로파일은 안정적인 가우시안 형태였으며 빔 품질 1.3 이하를 유지하였다.

• Journal of Electrical Engineering and Technology
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• 제3권4호
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• pp.566-570
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• 2008

Vertical nanowire SGFETs(Surrounding Gate Field Effect Transistors) provide full gate control over the channel to eliminate short channel effects. This paper presents design and characterization of a differential pair amplifier using NMOS and PMOS SGFETs with a 10nm channel length and a 2nm channel radius. The amplifier dissipates $5{\mu}W$ power and provides 5THz bandwidth with a voltage gain of 16, a linear output voltage swing of 0.5V, and a distortion better than 3% from a 1.8V power supply and a 20aF capacitive load. The 2nd and 3rd order harmonic distortions of the amplifier are -40dBm and -52dBm, respectively, and the 3rd order intermodulation is -24dBm for a two-tone input signal with 10mV amplitude and 10GHz frequency spacing. All these parameters indicate that vertical nanowire surrounding gate transistors are promising candidates for the next generation high speed analog and VLSI technologies.