• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.545-548
• /
• 2004

The paper describes the design of high-speed, high-resolution Sample-and-Hold circuit which shows the conversion rate 80MHz and the power supply of 3.3v with 0.35um CMOS 2-poly 4-metal process for high-speed, high resolution Analog-to-Digital Converter. For improving Dynamic performance of Sample-and-Hold, Two Double bootstrap switch and high performance operational amplifier with gain booster, which are used. and For physical stability of Sample and Hold circuit, reduces excess voltage of gate in bootstrap switch. Simulation results using HSPICE shows the SFDR of 71dB, 75dB in conversion rate of 80MHz result for two inputs(0.5Vpp, 10MHz and 1Vpp, 10MHz) and the power dissipation of 48mW at single 3.3V supply voltage.

• 전자공학회논문지
• /
• 제50권3호
• /
• pp.35-41
• /
• 2013

$0.18-{\mu}m$ CMOS 반도체 공정을 이용하여 신체에 깊이 이식되어 있는 deep implant 의료 전자기기에서의 무선전력전달을 위한 고효율의 다단 정류기 (multi-stage rectifier)를 구현하였다. 세 개의 단계로 이루어진 정류기는 cross-coupled 된 구조를 이용하여 외부에서 전달되는 작은 AC 입력 신호를 boost하여 1.2-1.5 V의 DC 출력 신호를 implant 전자기기로 전달한다. 설계 된 정류기는 13.56 MHz에서 0.6-Vpp의 작은 RF 입력 신호와 $10-k{\Omega}$의 load 저항이 연결 된 측정 환경에서 최대 70 %의 전력 변환 효율을 달성하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2002년도 하계학술대회 논문집 C
• /
• pp.1581-1583
• /
• 2002

본 논문은 다공질 실리콘 다이어프램에 대한 화학 센서의 일종인 습도, 에탄올, 메탄올의 감지 특성을 측정하고 전기 전도도의 변화를 고찰하였다. 먼저, TMAH 용액으로 실리콘 다이어프램을 제작한 후, HF와 에탄올의 혼합 용액내에서 일정 전압을 인가하여 다공질 실리콘 다이어프램을 형성하였다. 다공질 실리콘을 면(100)에 수직한 방향으로 $50{\sim}100{\mu}m$ 두께로 균일하게 형성하여 p+-PSi-n+ 구조의 소자를 제작하였다. 다공질 실리콘 다이어프램의 절대습도에 대한 감도는 입력 주파수 5kHz에서 인가 전압이 $2{\sim}6$Vpp에서 $376.3{\sim}784.8{\Omega}$/%RH으로 변하였다. 또, 인가 전압 6Vpp에서 입력 주파수가 $2{\sim}5$kHz으로 변할 때 $393.3{\sim}784.8{\Omega}$/%RH으로 변하였다. 또한, 에탄올에 대한 감도는 $0.068{\mu}A$/%이며, 메탄올은 $0.212{\mu}A$/%으로 다공질 실리콘 다이어프램은 에탄올 보다 메탄올이 더 민감하게 반응하였다. 일반적으로 다공질 실리콘의 전기전도도는 charged surface traps과 screening effect에 의존한다.

• 항공우주시스템공학회지
• /
• 제11권6호
• /
• pp.56-63
• /
• 2017

유전체 장벽방전에 의해 발생되는 추력을 실린더 형상의 파이프 내부에서 여러 조건에 대해 측정하였다. 입력 전압 및 주파수는 각각 2에서 9 kVpp 및 5에서 15 kHz를 적용하였으며, 높이가 50 mm부터 100 mm 범위의 실린더에 대해 실험을 수행하였다. 측정 결과에 따르면, 발생된 추력의 크기는 전압 및 주파수를 증가시킬 경우 각각 증가하였으나 실린더의 높이가 증가하면 감소하였다. 실린더 높이가 증가할 때 발생된 추력의 감소는 벽면과의 마찰로 인한 유동의 에너지 손실이 원인이지만, $Coand\check{a}$ 효과의 감소 등 그 외의 추가적인 원인이 있다고 추정된다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2011년도 춘계학술대회
• /
• pp.143-146
• /
• 2011

본 논문은 1.2Vpp differential 입력 범위를 가지는 50-MS/s 10-hit pipelined ADC를 소개한다. 설계된 pipelined ADC는 8단의 1.5bit/stage, 1단의 2bit/stage와 digital correction 블록, bias circuit 및 reference driver, 그리고 clock generator로 구성된다. 1.5bit/stage는 sub-ADC, DAC, gain stage로 구성된다. 특히, 설계된 pipelined ADC에서는 hardware와 power consumption을 줄이기 위해 SHA를 제거하였으며, 전체 ADC의 dynamic performance를 향상시키기 위해 linearity가 개선된 bootstrapped switch를 사용하였다. Sub-ADC를 위한 reference 전압은 외부에서 인가하지 않고 on-chip reference driver에서 발생시킨다. 제안된 pipelined ADC는 1.8V supply, $0.18{\mu}m$ 1-poly 5-metal CMOS 공정에서 설계되었으며, power decoupling capacitor를 포함하여 $0.95mm^2$의 칩 면적을 가진다. 또한, 60mW의 전력소모를 가진다. 또한, Nyquist sampling rate에서 9.3-bit의 ENOB를 나타내었다.

• 한국정보통신학회논문지
• /
• 제12권7호
• /
• pp.1227-1234
• /
• 2008

본 논문에서는 자동차 전장용 Power IC, 디스플레이 구동 칩, CMOS 이미지 센서 등의 응용분야에서 필요로 하는 동기식 256-bit OTP(one-time programmable) 메모리를 설계하였다. 동기식 256-bit OTP 메모리의 셀은 고전압 차단 트랜지스터 없이 안티퓨즈인 NMOS 커패시터와 액세스 트랜지스터로 구성되어 있다. 기존의 3종류의 전원 전압을 사용하는 대신 로직 전원 전압인 VDD(=1.5V)와 외부 프로그램 전압인 VPPE(=5.5V)를 사용하므로 부가적인 차단 트랜지스터의 게이트 바이어스 전압 회로를 제거하였다. 그리고 프로그램시 전류 제한 없이 전압 구동을 하는 경우 안티퓨즈의 ON 저항 값과 공정 변동에 따라 프로그램 할 셀의 부하 전류가 증가한다. 그러므로 프로그램 전압은 VPP 전원 선에서의 저항성 전압 감소로 인해 상대적으로 증가하는 문제가 있다. 그래서 본 논문에서는 전압 구동 대신 전류 구동방식을 사용하여 OTP 셀을 프로그램 할 때 일정한 부하전류가 흐르게 한다. 그래서 웨이퍼 측정 결과 VPPE 전압은 5.9V에서 5.5V로 0.4V 정도 낮출 수 있도록 하였다. 또한 기존의 전류 감지 증폭기 대신 Clocked 인버터를 사용한 감지 증폭기를 사용하여 회로를 단순화시켰다. 동기식 256-bit OTP IP는 매그나칩 반도체 $0.13{\mu}m$ 공정을 이용하여 설계하였으며, 레이아웃 면적은 $298.4{\times}3.14{\mu}m2$이다.

• 통합자연과학논문집
• /
• 제5권4호
• /
• pp.237-240
• /
• 2012

In this study, PEDOT thin films polymerized with Iron(III)tosylate ($Fe(PTS)_3$) and grown on atomically smooth and highly dense 3-aminopropyltriethoxysilane self-assembled monolayer (APS-SAM) surfaces by VPP method have been investigated. PEDOT thin films were synthesized on APS self-assembled $SiO_2$ wafer surface at two different concentrations (20 wt% and 40 wt%) and growth time (3 and 30 minutes), and then their sheet resistance were measured and compared. PEDOT thin films grown with 20 wt% $Fe(PTS)_3$ oxidant are highly conductive when compared with the film grown with 40 wt% $Fe(PTS)_3$, as ascertained by the measured sheet resistance values down to 0.06 ${\Omega}/cm$. It clearly suggests that 20 wt% is more effective oxidant concentration for VPP than 40 wt% even though the film grown with 40 wt% oxidant has better quality than the film with 20 wt% $Fe(PTS)_3$ does.

• 대한전자공학회논문지SD
• /
• 제44권1호
• /
• pp.59-67
• /
• 2007

본 논문은 배터리를 사용하는 휴대 기기용 LCD driver IC를 위한 전류원 스위칭에 의한 저전력 듀얼레벨 저전압 차동신호 전송(DLVDS) 회로를 제안한다. 제안된 송신기는 기존의 DLVDS 회로의 송신기의 신호생성 방법을 개선하여 기존의 전송선 감소의 장점을 유지하면서 전력소모를 현저히 감소시켰다. 또한 개선된 신호생성 방법의 개선으로 인하여 디코딩이 변경되어 수신기 회로가 더 간단해졌다. 제안된 회로는 2.5V의 전원을 갖는 $0.25{\mu}m$ CMOS 공정으로 설계 되었다. 제안된 회로의 시뮬레이션 결과는 800Mbps/2-line의 전송률, 송신기는 9mW, 수신기는 11.5mW의 전력소모를 나타내었으며, 기존의 DLVDS와 비교하여 약60% 전력소모가 감소했다.

• 전기전자학회논문지
• /
• 제28권1호
• /
• pp.78-89
• /
• 2024

차량용 반도체에서 사용되는 BCD 공정 기반의 PMIC 칩은 아날로그 회로를 트리밍하기 위해 추가 마스크가 필요없는 MTP(Multi-Time Programmable) IP(Intellectual Property)를 요구한다. 본 논문에서는 저면적 MTP IP 설계를 위해 2개의 트랜지스터와 1개의 MOS 커패시터를 갖는 single poly EEPROM 셀인 MTP 셀에서 NCAP(NMOS Capacitor) 대신 PCAP(PMOS Capacitor)을 사용한 MTP 셀을 사용하여 MTP 셀 사이즈를 18.4% 정도 줄였다. 그리고 MTP IP 회로 설계 관점에서 MTP IP 설계의 CG 구동회로와 TG 구동회로에 2-stage voltage shifter 회로를 적용하였고, DC-DC 변환기 회로의 면적을 줄이기 위해 전하 펌핑 방식을 사용하는 VPP(=7.75V), VNN(=-7.75V)와 VNNL(=-2.5V) 전하 펌프 회로에서 각각의 전하 펌프마다 별도로 두고 있는 ring oscillator 회로를 하나만 둔 회로를 제안하였으며, VPPL(=2.5V)은 전하펌프 대신 voltage regulator 회로를 사용하는 방식을 제안하였다. 180nm BCD 공정 기반으로 설계된 4Kb MTP IP 사이즈는 0.493mm²이다.

• 동아시아식생활학회지
• /
• 제18권6호
• /
• pp.918-926
• /
• 2008

본 연구는 2006년 1월부터 2007년 5월까지 수축기/이완기 혈압이 120/80 mmHg이상인 고혈압 전단계 및 본태성 고혈압 환자 43명 (대조군 21명, 시험군 23명)을 대상으로 12주간의 의학 영양 치료와 병행하여 생리활성 펩타이드가 함유된 유산균 발효유 섭취가 혈압에 미치는 영향을 조사한 결과를 요약하면 다음과 같다. 1. 본 연구 대상자의 평균 연령은 대조군이 $47.8{\pm}12.9$세, 시험군은 $49.9{\pm}11.9$세였으며, 연구 시작 시 혈압은 각 군에서 수축기/이완기 혈압이 $135.4{\pm}8.8/85.0{\pm}6.9$, $135.7{\pm}7.4/88.0{\pm}5.5\;mmHg$로 군 간의 차이가 없었다. 2. 식이 섭취 조사 결과, 연구 12주 후 대조군, 시험군 모두 열량, 단백질, 지질, 콜레스테롤, 나트륨의 섭취가 유의적으로 감소하였다(p<0.05). 칼슘과 칼륨의 섭취는 시험군에서만 유의적으로 증가하였으며, 다른 영양소의 섭취는 군 간에는 유의적인 차이를 보이지 않았다. 3. 연구 기간 동안 수축기 혈압은 대조군과 시험군 모두 연구 4주 후부터 유의적인 감소를 보였으며, 연구 12주까지 두 군 모두에서 유의적으로 감소하였다(p<0.05). 이완기 혈압은 시험군에서만 연구 4주 후부터 유의적으로 감소하였다(p<0.05). 결론적으로, 고혈압 전단계 및 고혈압 환자에게 12주간의 의학 영양 치료와 함께 유산균 발효유의 섭취는 총열량, 지방, 콜레스테롤, 나트륨의 섭취를 감소시켰고 칼슘 및 칼륨의 섭취를 증가시켰으며 수축기와 이완기 혈압을 유의적으로 감소시켰다. 따라서 생리활성 펩타이드가 함유된 유산균 발효유를 의학영양치료와 병행하여 섭취할 경우, 수축기 혈압감소뿐만 아니라 이완기 혈압 감소 모두에 긍정적인 영향을 미칠 것으로 기대한다.