• 전자공학회논문지
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• 제54권5호
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• pp.24-32
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• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

• 한국정보통신학회논문지
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• 제15권5호
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• pp.1125-1134
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• 2011

본 논문에서는 DTV 응용을 위한 광대역 주파수 합성기 회로를 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 설계한 주파수 합성기는 DTV의 모든 주파수 대역을(48MHz~1675MHz) 만족한다. 하나의 VCO만을 사용하여 광대역을 만족시킬 수 있는 구조를 제안하였으며, 고주파 대역과 저주파 대역에서의 VCO 이득의 차이와 주파수 간격의 변화를 줄여 안정적인 광대역 특성을 구현하였다. 모의실험 결과, VCO의 발진주파수 범위는 1.85GHz~4.22GHz이며, 4.2GHz에서 위상잡음은 100kHz offset에서 -89.7dBc/Hz이다. VCO 이득은 62.4~95.8MHz/V(${\pm}21.0%$)이고 주파수 간격은 22.9~47.9MHz(${\pm}35.3%$)이다. 설계된 주파수합성기의 고착시간은 약 $0.15{\mu}s$이다. 제작된 칩을 측정한 결과 VCO는 2.05~3.4GHz의 대역에서 발진하는 것을 확인하였다. 설계된 주파수 보다 shift down 되었지만 마진을 두어서 설계를 하였기 때문에 DTV 튜너로 사용할 수 있는 주파수 대역은 만족한다. 설계된 회로는 1.8V 전원 전압에서 23~27mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $2.0mm{\times}1.5mm$이다.

• 한국정보통신학회논문지
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• 제20권3호
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• pp.577-582
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• 2016

전류 컨베이어를 사용하는 카운터 타입의 동기형 시간-디지털 변환기를 공급전압 3volts에서 $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였다. 비동기 시간-디지털 변환기의 단점을 보완하기 위해 클록은 시작신호가 인가되면 시작신호와 동기화되어 생성된다. 비동기형 시간-디지털 변환기에서 디지털 출력 값의 에러는 클록주기인 $-T_{CK}$에서 $T_{CK}$이다. 그러나 동기형 시간-디지털 변환기의 경우 에러는 0에서 $T_{CK}$이다. 시작신호와 클록의 동기화로 인하여 시간간격 신호를 디지털 값으로 변환할 때 출력 값의 에러 범위는 감소한다. 또한 고주파의 외부 클럭을 사용하지 않음에 따라 회로의 구성이 간단하다. 설계된 시간-디지털 변환기의 동작은 HSPICE 시뮬레이션을 통하여 확인하였다.

• 전기전자학회논문지
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• 제18권1호
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• pp.172-178
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• 2014

이 논문은 산소 포화도 측정을 위하여 설계되는 아날로그 프런트 엔드의 설계 기술 및 디자인 방법에 관한 것이다. 센서로부터 출력되는 데이터를 이용하여 산소포화도를 계산하기 위해서는 센서의 포토다이오드에서 흘려주는 전류 데이터를 전압 데이터로 바꿔주는 것이 필요하다. 설계된 아날로그 프런트 엔드는 센서로부터 출력되는 전류 데이터를 여러 가지 전압 이득을 가지는 형태로 후방의 아날로그 디지털 변환기에 전압을 전달하는 역할을 한다. 설계된 회로는 $0.11{\mu}m$ CMOS공정을 이용하여 설계되었으며, $0.174mm^2$의 면적을 차지한다.

• 한국정보통신학회논문지
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• 제17권7호
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• pp.1660-1671
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• 2013

본 논문에서는 빛 에너지 하베스팅 자가발전 시스템을 위한 두 가지 구조의 전력관리 회로를 제안한다. 첫 번째는, 솔라셀이 부하가 동작할 수 있는 충분한 전압을 출력하는 경우, 전력관리회로를 통해 직접 솔라셀의 에너지를 부하로 공급하는 구조이다. 두 번째는 초소형 솔라셀이나 집적화된 솔라셀에서처럼 출력전압이 0.5V 이하로 매우 작아서 부하를 직접 구동할 수 없는 경우, 전압부스터를 사용하여 충분한 전압까지 승압한 후, 이를 전력관리회로를 통해 부하로 공급하는 구조이다. 이 두 가지 구조의 전력관리 회로는 $0.18{\mu}m$ CMOS 공정으로 설계 및 제작되었으며, 측정을 통해 성능을 비교 분석하였다.

• 전자공학회논문지
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• 제51권12호
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• pp.66-71
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• 2014

본 논문에서는 초음파 의료 영상 시스템을 위한 아날로그 front-end 집적회로를 $0.18-{\mu}m$ 표준 CMOS 반도체 공정을 이용하여 설계하였다. 제안 된 front-end 회로는 2.6 MHz에서 15-V 고전압 펄스 신호를 생성하는 송신부와 고전압 차단 스위치 및 저전력 저잡음 증폭기에 해당하는 수신부를 모두 포함하고 있으며, 동작 모드에 따라서 송신부의 출력 드라이버를 수신단의 스위치 회로로 재구성이 가능하도록 설계를 하여 기존 front-end 회로와 비교하였을 때 한 채널 당 70% 이상의 칩 면적을 줄일 수 있다. 설계 된 단일 채널 front-end회로는 $0.045mm^2$ 이하의 작은 칩 면적을 차지함으로써 다중 어레이 방식의 초음파 의료 영상 시스템에 적용 시 작은 면적으로 구현이 가능하다.

• 대한전자공학회논문지SD
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• 제49권5호
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• pp.37-42
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• 2012

기존의 전류 스티어링 전하 펌프의 타이밍 부정합 감소를 위한 새로운 전하 펌프를 제안한다. 기존의 전류 스티어링 전하 펌프는 UP, DOWN 신호의 입력단에 NMOS를 사용하여 서로 다른 지연단 수를 갖게 된다. 제안한 전하 펌프에서는 DOWN 신호의 입력단에 PMOS를 사용함으로써 UP, DOWN 신호의 지연단 수를 동등하게 한다. 기존의 전류 스티어링 전하 펌프를 최적화하여 시뮬레이션한 결과 턴온과 턴오프에 대하여 지연시간의 차이는 각각 14ns, 6ns 이다. 반면에 제안한 전하 펌프는 타이밍 부정합이 향상되어 턴온과 턴오프에 대하여 지연시간의 차이는 각각 6ns, 5ns 이다. 타이밍 부정합의 감소로 인하여 기준 스퍼는 -26dBc에서 -39dBc로 줄어들었다. 제안하는 전하 펌프는 CMOS $0.18{\mu}m$ 공정을 사용하여 설계하였다. 측정 결과 전하 펌프 출력 전압 범위 0.3~1.5V에서 최대 1.5%의 전류 부정합을 보인다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.44-53
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• 2008

본 논문에서는 휴대용 오디고 제품의 헤드폰 구동을 위한 델타-시그마 변조기법 기반의 D급 증폭기를 제안한다. 제안된 D급 증폭기는 고성능 단일 비트 4차 델타-시그마 변조기를 이용하여 펄스폭 변조 신호를 발생시킨다. 높은 신호 대 잡음비를 얻는 것과 동시에 시스템의 안정성 확보를 위하여 시뮬레이션을 통해 변조기 루프필터의 폴과 제로를 최적화하였다. 테스트 칩은 $0.18{\mu}m$ CMOS 공정으로 제작되었다. 칩 면적은 $1.6mm^2$ 이며, 20Hz 부터 20kHz까지의 신호대역을 대상으로 동작한다. 3V 전원전압과 32옴의 로드를 사용하여 측정된 출력은 0.03% 이하의 전고조파 왜율을 갖는다.

• 전기학회논문지
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• 제57권5호
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• pp.889-895
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• 2008

In this paper a Fractional-N frequency synthesizer is designed for UHF RFID readers. It satisfies the ISO/IEC frequency band($860{\sim}960MHz$) and is also applicable to mobile RFID readers. A VCO is designed to operate at 1.8GHz band such that the LO pulling effect is minimized. The 900MHz differential I/Q LO signals are obtained by dividing the differential signal from an integrated 1.8GHz VCO. It is designed using a $0.18{\mu}m$ RF CMOS process. The measured results show that the designed circuit has a phase noise of -103dBc/Hz at 100KHz offset and consumes 9mA from a 1.8V supply. The channel switching time of $10{\mu}s$ over 5MHz transition have been achieved, and the chip size including PADs is $1.8{\times}0.99mm^2$.

• ETRI Journal
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• 제34권6호
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• pp.885-891
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• 2012

This paper proposes a high-efficiency power amplifier (PA) with uneven bias. The proposed amplifier consists of a driver amplifier, power stages of the main amplifier with class AB bias, and an auxiliary amplifier with class C bias. Unlike other CMOS PAs, the amplifier adopts a current-mode transformer-based combiner to reduce the output stage loss and size. As a result, the amplifier can improve the efficiency and reduce the quiescent current. The fully integrated CMOS PA is implemented using the commercial Taiwan Semiconductor Manufacturing Company 0.18-${\mu}m$ RF-CMOS process with a supply voltage of 3.3 V. The measured gain, $P_{1dB}$, and efficiency at $P_{1dB}$ are 29 dB, 28.1 dBm, and 37.9%, respectively. When the PA is tested with 54 Mbps of an 802.11g WLAN orthogonal frequency division multiplexing signal, a 25-dB error vector magnitude compliant output power of 22 dBm and a 21.5% efficiency can be obtained.