• 전자공학회논문지C
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• 제36C권12호
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• pp.11-19
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• 1999

최근에 등장한 프랙탈 영상 압축 알고리즘은 소프트웨어적인 측면에서는 많이 연구되고 있으나, 하드웨어 구현을 위한 연구는 드물다. 그러나 , 프랙탈 영상 압축 기법이 동영상 처리를 위해 사용될 경우 소프트웨어적으로는 실시간 처리의 어려움이 있어 고속의 전용 하드웨어가 필요하다. 그러나 , 아직 복호기의 구체적인 하드웨어의 설계 예는 드물다. 본 연구에서는 $256{\times}256$의 크기의 흑백 영상의 실시간 처리가 가능한 quadtree 방식의 프랙탈 영상 압축 복호기를 전용 하드웨어로 설계하였으며, 이를 위한 저전력 기법을 제안한다. 제안한 두 가지 방법 중 첫번째는 영상의 복원 후 발생하는 블록 현상을 제거하기 위한 post-processing 방법을 하드웨어 측면에서 최적화하는 것이다. 이 방식은 기존의 소프트웨어에서 사용하던 승산기가 필요한 가중 평균 방식보다 하드웨어를 적게 소모하여 비용을 줄이며, 속도는 69%정도의 향상이 있다. 두번째 방식은 데이터 패스 내부의 곱셈기를 입력 벡터의 통계적 특성을 이용하여 소비 전력이 적도록 설계하는 것이다. 이 방식으로 설계할 경우 8 bits 이하의 크기의 곱셈기에서 저전력에 유리하다고 알려진 어레이(array) 형태의 곱셈기에 비해 약 28%정도 소비 전력을 줄일 수 있었다. 위 두 가지 전력 절감 방식을 사용하여 동작 전압 3.3V, 1 poly 3 metal, $0.6{\mu}m$ CMOS 공정으로 복호기의 코어 부분을 칩으로 제작하였다.

• 한국산업정보학회논문지
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• 제11권4호
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• pp.72-81
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• 2006

본 논문에서는 마이크로컨트롤러의 기능을 수행하는 데 필수적이며 사용빈도가 높다고 판단되는 총 64개의 명령어를 정의한 후 이를 처리할 데이터패스를 구성해 스테이트 머쉰으로 제어하는 방식으로 VHDL로 설계를 하고 FPGA로 구현했다. 기존의 마이크로컨트롤러 관련 연구에서는 기능적 시뮬레이션까지만 했기나, 인터럽트 기능이 없든지, 하드웨어로 구현을 하지 않았었다. 본 논문에서는 데이터 이동, 논리, 가산 연산 및 분기, 점프 연산을 실행할 수 있도록 해 간단한 연산 및 제어용도에 적합하도록 하였고, 스택, 외부 인터럽트 기능을 지원하도록 해 그 자체로서 완전한 마이크로컨트롤러가 되도록 하였다. 타이밍 시뮬레이션으로 검증 후 제작 과정을 통해, 설계된 마이크로컨트롤러가 정상적으로 동작함을 확인하였다. 심지어 프로그램 ROM까지도 칩 안에 넣어 전체 마이크로컨트롤러를 단일 칩으로 구현하였다. Altera MAX+PLUS II 통합개발환경 하에서 EP1K50TC144-3 EPGA 칩으로 구현을 하였고 최대 동작주파수는 9.39MHz까지 가능했고 사용한 로직 엘리먼트의 개수는 2813개로서 논리 사용률은 97%이었다. 본 연구의 결과는 핵심 기능이 요구되는 마이크로컨트롤러 IP로서도 사용할 수 있고, 모든 코드가 VHDL로 작성되어 있으므로 사용자의 요구에 따라 기능을 추가할 수도 있다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.100-108
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• 2018

512/1,024/2,048/3,072 비트의 4가지 키 길이를 지원하는 scalable RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산블록인 모듈러 곱셈기를 CIOS (Coarsely Integrated Operand Scanning) 몽고메리 모듈러 곱셈 알고리듬을 이용하여 32 비트 데이터 패스로 설계하였으며, 모듈러 지수승 연산은 Left-to-Right (L-R) 이진 멱승 알고리듬을 적용하여 구현하였다. 설계된 RSA 암호 프로세서를 Virtex-5 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 512/1,024/2,048/3,072 비트의 키 길이에 대해 각각 456,051/3,496,347/26,011,947/88,112,770 클록 사이클이 소요된다. $0.18{\mu}m$ CMOS 표준셀 라이브러리를 사용하여 100 MHz 동작 주파수로 합성한 결과, 10,672 GE와 $6{\times}3,072$ 비트의 메모리로 구현되었다. 설계된 RSA 공개키 암호 프로세서는 최대 동작 주파수는 147 MHz로 예측되었으며, 키 길이에 따라 RSA 복호 연산에 3.1/23.8/177/599.4 ms 가 소요되는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제19권9호
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• pp.2197-2204
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• 2015

본 논문은 전자책 ePub 파일 저작권자의 저작권 보호 시스템을 설계한다. 전자책 제작 Sigil 프로그램 환경과 C언어 프로그램 환경을 이용하여 보호 시스템을 설계한다. 전자책 ePub에 대해서 서버/클라이언트 통신을 통한 인증 시스템 설계로 전자책 저작권 보호 시스템을 구축한다. 서버 내에 존재하는 인증 정보를 활용하여 클라이언트 사용자가 전자책의 사용가능 여부를 판별하게 된다. 서버 인증 정보로는 ID, 패스워드, IP 주소, 인증 정보의 제한된 시간, GUID(Globally Unique IDentifier)가 있다. 클라이언트에서 입력한 인증 정보를 서버 측으로 보낸 후 서버 시스템에 저장되어 있는 전자책의 인증 정보를 비교한 후 결과를 클라이언트로 다시 되돌려 준다. 전자책의 인증 정보가 정상적이라면 전자책은 열람 가능하다. 인증 정보가 비정상적인 경우로 조건에 만족하지 않는다면 사용자가 구동중인 전자책 프로그램을 종료함으로써 악의적인 의도를 가진 사용자가 전자책을 읽을 수 없도록 한다.

• 한국정보통신학회논문지
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• 제20권6호
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• pp.1163-1170
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• 2016

본 논문은 ISO/IEC 29192-2 경량 암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. PRESENT 암호 프로세서는 80, 128비트의 마스터키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 마스터키 레지스터를 갖는 on-the-fly 키 스케줄러가 포함되어 있으며, 저장된 마스터키를 사용하여 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. 경량화 구현을 위해 80, 128 비트의 키 스케줄링 회로가 공유되도록 최적화하였다. 라운드 블록을 64 비트의 데이터 패스로 설계하여 암호/복호화의 라운드 변환이 한 클록 사이클에 처리되도록 하였다. PRESENT 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성을 한 결과, 8,100 gate equivalents(GE)로 구현되었으며, 최대 454 MHz의 클록 주파수로 동작하여 908 Mbps의 처리율을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.51-58
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• 2007

본 논문은 비동기식 프로세서에서 동작 상황에 따라 파이프라인 구조가 변경 가능하고 명령어 종류에 따라 병렬처리를 지원하는 적응형 파이프라인 구조를 제안하였다. 제안된 구조는 동작이 불필요한 스테이지를 건너뛰는 스테이지 스키핑(stage-skipping)과 다음 스테이지가 비어 있으면 현재 스테이지와 다음 스테이지를 하나로 통합하는 스테이지 통합(stage-combining) 기법을 지원한다. 이 기법들은 명령어 종류에 따라 서로 다른 데이터패스를 사용하는 명령어들을 병렬로 처리하여 머신 사이클을 단축시켜 프로세서의 동작 속도를 증가시킨다. 본 논문에서는 제안된 파이프라인 구조를 적용한 ARM 명령어 호환 프로세서를 설계하였다. 이 프로세서는 VHDL로 설계한 후 $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성되었다. SPEC2000 벤치마크를 사용하여 성능을 평가한 결과, 타겟 프로세서는 평균 365 MIPS의 속도로 동작하여 영국 맨체스터 대학에서 개발한 비동기 프로세서인 AMULET3i에 비해 2.3배 높은 성능을 보였다. 제안된 파이프라인 기법과 프로세서 구조는 고속 비동기식 프로세서 설계에 적용 가능하다.

• 한국통신학회논문지
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• 제28권11C호
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• pp.1077-1087
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• 2003

본 논문에서는 IPsec등의 네트워크 보안 프로토콜을 위해 다중모드를 가지는 블록암호시스템의 구조를 제안하고 ASIC 라이브러리를 이용해서 하드웨어로 구현하였다. 블록 암호시스템의 구성을 위해서 AES, SEED, 그리고 3DES 등의 국내외 표준 블록암호화 알고리즘을 사용하였고 네트워크를 비롯한 유/무선으로 입력되는 데이터를 최소의 대기시간(최소 64클럭, 최대 256클럭)만을 가지면서 실시간으로 데이터를 암호화 혹은 복호화시킬 수 있다. 본 설계는 ECB, CBC, OFB뿐 아니라 최근 많이 사용되는 CTR(Counter) 모드를 지원하고 다중 비트단위(64, 128, 192, 256 비트)의 암/복호화를 수행한다. IPsec등의 네트워크 보안 프로토콜로의 연계를 위해 알고리즘 확장성을 보유한 하드웨어로 구현되었고 여러 암호화 알고리즘의 동시적인 동작이 가능하다. 적절한 하드웨어 공유와 프로그래머블한 특성이 강한 내부데이터 패스를 통해 자체적인 블럭암호화 모드를 지원하기 때문에 다양한 방식의 암/복호화가 가능하다. 전체적인 동작은 직렬 통신에 의해서 프로그래밍되고 명령어의 디코딩을 통해 생성된 제어신호가 동작을 결정한다. VHDL을 이용해 설계된 하드웨어는 Hynix 0.25$\mu\textrm{m}$ CMOS 공정을 통해 합성되었고 약 10만 게이트의 자원을 사용하였으며, 100MHz 이상의 클럭 주파수에서 안정적으로 동작함을 NC-Verilog에서 확인하였다.

• 한국콘텐츠학회논문지
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• 제21권6호
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• pp.295-305
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• 2021

본 논문은 북한이탈주민의 눈높이에 맞는 창업종합지원웹사이트의 기초구상을 실험적으로 설계하고 구현하여 탐색하고자 하였다. 그간의 기존문헌을 고찰하여 본 연구의 포지셔닝을 명확히 하였고, 북한이탈주민 창업생태계에 꼭 필요한 서비스로 자리할 수 있는 내용을 도출하고자 하였다. 아직 국내에 북한이탈주민 창업종합지원웹사이트가 부재한다는 점에 착안, 초기버전인 프로메테우스를 기획하였고, 사례연구를 통해 개선방안을 도출하여 수정버전인 패스파인더를 구현하였다. 본 연구는 북한이탈주민 (예비)창업자들과 북한이탈주민 창업생태계에 관심이 있는 남한주민이 제시해 준 인사이트를 근거로 북한이탈주민 창업생태계의 발전을 도모할 수 있는 매개체를 직접 설계하고 구현하는 학술적·실무적 실험을 수행했다는 것에 의의를 지닌다. 이를 계기로 '북한이탈주민의 창업'이라는 한국적 현상을 보다 세밀히 규명하기 위한 연구와 실용적 공헌을 위한 연구도 다각적으로 추진되어야 할 것이다. 이러한 노력은 국내 북한이탈주민 창업을 돕는 것 뿐 아니라 북한이탈주민과의 공존과 협력의 공동체를 만들어 나가는 데에도 일익을 담당할 수 있을 것이다.

• 디지털융복합연구
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• 제10권5호
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• pp.215-222
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• 2012

전화 기능과 컴퓨터 기능을 갖는 스마트폰의 보급으로 장소에 구애받지 않는 모바일 상거래에 대한 수요가 급증하고 있다. 상거래 서비스는 인증 기법을 적용하여 거래 내용과 거래 당사자에 대한 법적 구속력을 갖는 증거를 남겨야 한다. 스마트폰은 개인용 컴퓨터와 달리 개인정보 노출의 위험이 있고 기기 분실 및 도용에 따른 대리 인증이 상대적으로 쉽다. 기존의 패스워드 및 토큰 기반의 인증 기법은 사용자와 아이디를 물리적으로 연결시키지 못하므로 대리 인증 문제를 해결할 수 없다. 따라서 스마트폰을 모바일 상거래 플랫폼으로 활용하기 위해서는 법적 구속력이 있고 대리 인증이 어려운 새로운 사용자 인증 기법에 대한 연구가 필요하다. 본 논문에서는 사용자 고유 음성 정보와 스마트폰 USIM 정보를 접목한 모바일 ID를 생성하고 이에 기반을 둔 사용자 인증 기법을 설계 및 구현하였다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.45-51
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• 2003

본 논문에서는 2-패턴 테스트를 고려한 스캔 기반 BIST 구조를 제안한다. 제안하는 BIST는 STUMPS 구조론 기반으로 하고 있다. STUMPS 구조는 테스트 생성기로 선형 귀환 시프트 레지스터(LFSR)를 사용하고, 응답 압축기로는 다중 입력 시프트 레지스터(MISR), 그리고 다중 스캔 패스 구성에는 시프트 레지스터 래치(SRL)을 사용한다. 제안하는 BIST 구조에서는 degenerate MISR이 SRL 채널을 구성하도록 하여, STUMPS 기법에 비하여 원래 회로에 부가되는 BIST 회로의 크기를 줄이고 전체 시스템의 성능에 거의 영향을 주지 않도록 한다. 클럭 당 테스트와 스캔 당 테스트가 모두 지원되는 구조로 설계되며, 특히 스캔 당 테스트에서 스캔 데이터의 회로에 대한 영향을 억제하여 회로의 전력 소모를 크게 줄일 수 있다. ISCAS 89 벤치마크 회로에 대한 실험 결과로부터, SRL 채널 내 데이터의 해밍 거리를 고려하여 제안된 BIST가 경로 지연 고장의 검출에도 적용될 수 있음을 확인한다.