• Proceedings of the Korea Committee for Ocean Resources and Engineering Conference
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• 2000.04a
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• pp.13-17
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• 2000

해저관로가 노출되어 있을 경우 파도와 조류 등에 의한 외적 하중으로부터 안정적이어야 한다. 트랜치 구간 내의 해저관로에 작용하는 유체 입자의 속도와 가속도는 해저면과 비교하여 볼 때 현저히 감소하므로 감쇄 계수를 사용하여 트랜치 구간 내에 설치되는 해저관로의 안정성을 해석한다. 그러나, 다양한 트랜치 구간의 깊이와 기울기에 대한 감쇄 계수에 대해 많은 자료가 부족하여 실제 설계에는 한정된 계수들이 이용된다. 본 논문에서는 다양한 깊이와 기울기를 가진 트랜치 구간의 실험 모형을 제작하여 회류 수조에서 P.I.V(입자 영상 속도계) 기법을 이용하여 여러 속도에 대하여 실험을 수행하였다. 다양한 트랜치 구간 내의 실린더 주변의 유동 특성과 유체 입자의 수평 속도를 측정하여 항력 감쇄 계수를 산출해 냈으며 실제 해양 공사에서 적용 가능한 안정성 해석 기준을 제시하였다.

• Proceedings of the KIEE Conference
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• 2006.10a
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• pp.40-41
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• 2006

본 논문은 수직형 트랜치 IGBT 구조에서 에미터를 트랜치로 형성하여 그 전기적인 특성을 MEDICI를 이용하여 고찰하였다. 제안한 구조의 항복전압과 온-상태 전압, 래치업 전류 그리고 턴-오프 시간이 기존 트랜치 IGBT에 비하여 향상되었음을 알 수 있었다. 항복전압은 트랜치 에미터에 의해 트랜치 게이트에 집중되는 전계를 완화시켜 일반적인 트랜치 IGBT보다 19%정도 향상되었으며 온-상태 전압과 래치업 전류는 각각 25%, 16% 정도 향상되었다. 하지만 제안된 구조의 턴-오프 시간은 무시할 수 있을 정도로 약간 증가하였음을 알 수 있었다.

• Journal of the Microelectronics and Packaging Society
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• v.14 no.3
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• pp.65-71
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• 2007

For chip-stack package applications, Cu filling characteristics into trench vias of $75{\sim}10\;{\mu}m$ width and 3 mm length were investigated with variations of the electroplating current density and the speed of a rotating disc electrode (RDE). Cu filling characteristics into trench vias were improved with increasing the RDE speed. There was a Nernst relationship between half width of trench vias of Cu filling ratio higher than 95% and the minimum RDE speed, and the half width of trenches with 95% Cu filling ratio was linearly proportional to the reciprocal of root of the minimum RED speed.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.1
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• pp.127-132
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• 2012

In this paper, the edge effects of proposed structure in active region for high voltage in shallow trench isolation for very large integrated MOSFET were simulated. Shallow trench isolation (STI) is a key process component in CMOS technologies because it provides electrical isolation between transistors and transistors. As a simulation results, shallow trench structure were intended to be electric functions of passive, as device dimensions shrink, the electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage.

• Journal of the Korea Society for Simulation
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• v.22 no.4
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• pp.93-98
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• 2013

In this paper, the proposed shallow trench isolation structures for high threshold voltage for very large scale and ultra high voltage integrated circuits MOSFET were simulated. Physically based models of hot-carrier stress and dielectric enhanced field of thermal damage have been incorporated into a TCAD tool with the aim of investigating the electrical degradation in integrated devices over an extended range of stress biases and ambient temperatures. As a simulation results, shallow trench structure were intended to be electric functions of passive, as device dimensions shrink, the electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage.

• Journal of the Korea Society for Simulation
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• v.23 no.3
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• pp.27-32
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• 2014

In this paper, We are going to propose the novel structure with improved behavior than the conventional vertical structure for VLSI CMOS circuits. For this, the proposed structure is the moat shape for STI. We want to analysis the characteristics of simulations about the electron concentration distribution, oxide layer shape of hot electron stress, potential flux and electric field flux, electric field fo themal damage and current-voltage characteristics in devices. Physically based models are the ambient and stress bias conditions of TCAD tool. As a analysis results, shallow trench structure were trended to be electric functions of passive as device dimensions shrink. The electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage, are decreased the stress effects of active region. The fabricated device of based on analysis results data were the almost same characteristics of simulation results data.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.10
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• pp.2509-2515
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• 2014

In this paper, the conventional vertical structure for VLSI circuits CMOS intend to improve the stress effects of active region and built-in threshold voltage. For these improvement, the proposed structure is shallow trench isolation of moat shape. We want to analysis the electron concentration distribution, gate bias vs energy band, thermal stress and dielectric enhanced field of thermal damage between vertical structure and proposed moat shape. Physically based models are the ambient and stress bias conditions of TCAD tool. As an analysis results, shallow trench structure were intended to be electric functions of passive as device dimensions shrink, the electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage, are decreased the stress effects of active region. The fabricated device of based on analysis results data were the almost same characteristics of simulation results data.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2003.11a
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• pp.172-175
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• 2003

새로운 전력 반도체 소자로 주목받고 있는 MOS 구동 사이리스터 중 대 전력용으로 사용되는 EST는 높은 전류 밀도에서 게이트에 의한 전류 조절이 가능할 뿐만 아니라 다른 MOS 구동 사이리스터 소자와는 달리 전류 포화 특성을 지녀 차세대 전력 반도체로 각광 받고 있는 소자이다. 하지만 소자의 동작 시에 스냅-백 특성을 지녀 전력의 손실을 유발할 뿐만 아니라 오동작을 일으킬 가능성이 있다. 따라서 본 논문에서는 기존의 EST에서 스냅-백 특성의 제거와 저지 전압의 향상을 위해 트랜치 전극을 가지는 새로운 구조를 제안하고 게이트 전극과 캐소드 전극의 트랜치 화에 따른 특성 변화 양상을 살펴보기 위해 게이트 전극만 트랜치로 구성한 경우와 캐소드 전극만 트랜치로 구성한 경우를 시뮬레이션을 통해 해석하였다. 그 결과 기존의 EST에서 게이트 전극만을 트랜치 형태로 바꾼 경우에는 스냅-백 특성이 1.1 V의 애노드 전압과 91 A/cm2의 전류 밀도에서 발생하고 순방향 저지 모드 시의 저지 전압은 800 V로 기존의 257에 비해 월등한 전기적 특성 향상을 가져왔다. 그러나 기존의 EST에서 캐소드 전극만을 트랜치 형태로 바꾼 경우에는 스냅-백 특성이 1.72 V의 애노드 전압과 25 A/cm2의 전류 밀도에서 발생하고 순방향 저지 모드 시의 저지 전압은 613 V로 스냅-백 특성은 향상되었으나 저지 전압은 기존의 EST 보다 감소하였다. 결국 기존의 EST에서 게이트 전극만을 트랜치 전극 형태로 구성한 경우에 가장 탁월한 전기적 특성을 갖는 것으로 나타났다.

• Journal of the Korean Vacuum Society
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• v.21 no.5
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• pp.279-285
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• 2012

We report on the measurements of electronic transport properties of CVD graphene placed on a pre-patterned substrate with periodic nano trenches. A strong anisotropy has been observed between the transport parallel and perpendicular to the trenches. Characteristically different weak localization corrections have been also observed when the transport was perpendicular to the trench, which is interpreted as due to a density inhomogeneity generated by the potential modulations.

• Journal of IKEEE
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• v.19 no.1
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• pp.41-44
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• 2015

Silicon trench process for bulk fin field effect transistor (finFET) is suggested without using chemical mechanical polishing (CMP) that cause contamination problems with chemical stuff. This process uses thickness difference of photo resistor spin coating and silicon nitride sacrificial layer. Planarization of silicon oxide and silicon trench formation can be performed with etching processes. In this work 50 nm silicon trench is fabricated with AZ 1512 photo resistor and process results are introduced.