• 대한전자공학회논문지TC
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• 제46권12호
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• pp.37-43
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• 2009

본 논문에서는 증폭특성이 우수한 달링톤-캐스코드(Darlington-Cascode) 증폭기 구조를 제안하였다. 전통적으로 고주파 증폭 특성이 우수하다고 알려진 기존의 캐스코드 증폭기 회로와의 비교를 위해 본 논문에서는 제안된 달링톤-캐스코드 구조와 기존의 캐스코드 구조의 증폭기를 동일 칩 상에 인접하도록 설계하였다. 이 회로들은 45 GHz의 $f_T$를 가진 $0.35-{\mu}m$ SiGe 기반의 초고주파 단일 칩(MMIC; Monolithic Microwave Integrated Circuit)으로 제작되어 동일 조건 하에서 X-band 대역의 고주파 증폭특성들이 측정, 비교 및 분석되었다. 성능 측정결과 제안된 달링톤-캐스코드 증폭기는 11.5 dBm의 P1dB와 19.5 dB의 선형 증폭도를 보여주었으며, 기존 캐스코드 증폭기와 비교시 PldB는 5.2 dB, 이득면에서는 2.5 dB의 향상된 결과를 나타내었다.

• 한국전자통신학회논문지
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• 제8권10호
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• pp.1477-1483
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• 2013

연속시간 전류모드 기저대역 채널선택 필터 설계를 위하여 전류이득과 단위이득 주파수를 개선시킨 저전압 선형 캐스코드 전류모드 적분기를 제안하였다. 제안된 전류모드 적분기는 CMOS 상보형 회로로 구성된 완전 차동 형태의 입 출력단으로 구성하였으며, 여기에 캐스코드 트랜지스터를 추가시킴으로써 바이어스 단을 구성하여 선형영역에서 동작시켜 저전압 구조에 적합하도록 설계하였다. 이 때 바이어스 전압을 선택적으로 제어하여 주파수 대역이 가변될 수 있도록 설계하였다. 시뮬레이션 결과를 통해 설계한 선형 캐스코드 전류모드 적분기가 저전압 동작, 전류 이득 및 단위이득 주파수 등 모두 만족할 만한 특성을 가지고 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제22권7호
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• pp.993-1000
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• 2018

본 논문에서는 셀프-캐스코드 구조를 이용한 LDO 레귤레이터를 제안하였다. 셀프-캐스코드 구조의 소스 측 MOSFET의 채널 길이를 조절하고, 드레인 측 MOSFET의 바디에 순방향 전압을 인가함으로써 최적화하였다. 오차 증폭기 입력 차동단의 셀프-캐스코드 구조는 높은 트랜스컨덕턴스를 가지도록, 출력단은 높은 출력 저항을 가지도록 최적화하였다. 제안 된 LDO 레귤레이터는 $0.18{\mu}m$ CMOS 공정을 사용하였고, SPECTERE를 이용하여 시뮬레이션 되었다. 제안 된 셀프-캐스코드 구조를 이용한 LDO 레귤레이터의 로드 레귤레이션은 0.03V/A로 기존 LDO의 0.29V/A보다 급격하게 개선되었다. 라인 레귤레이션은 2.23mV/V로 기존 회로보다 약 3배 향상되었다. 안정화 속도는 625ns로 기존 회로보다 346ns 개선되었다.

• 한국산학기술학회논문지
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• 제16권1호
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• pp.720-725
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• 2015

본 연구에서는 초고주파 대역 소신호 트랜지스터를 이용하여 광대역 특성을 갖는 캐스코드 증폭기의 설계에 대하여 기술한다. 캐스코드 구조를 사용함으로써, 중간대역 이득의 감소를 피하면서 밀러 효과를 감소시켜 차단주파수를 확장시켰다. 또한 입력 매칭을 용이하게 하고 광대역에서 리플이 작은 이득 특성을 얻기 위해 피드백 회로를 이용하였다. 종래에 광대역 증폭기로 평형 증폭기나 분산형 증폭기가 자주 사용되지만, 본 연구에서는 기존보다 회로의 크기를 감소시키면서 광대역 이득특성을 얻을 수 있도록 캐스코드 구조의 증폭기를 설계하였다. 실제 측정에서 1000-2000MHz사이에서 $8.5dB{\pm}1.5dB$의 이득을 보였다. 제작된 캐스코드 증폭기는, 비록 약간의 주파수 이동이 있으나, 예측 결과와 유사하게 1000MHz 이상의 대역폭에서 8dB 이상의 평탄한 이득을 가졌다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.469-471
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• 2008

전하 펌프는 위상 고정 루프의 성능에 영향을 준다. 전하 펌프 설계에 있어서 전류 부정합, 전하 공유, 전하 주입, 누설 전류 등을 고려할 필요가 있다. 본 논문에서는 기존의 고속 전하 펌프의 전류 정합성을 개선한 새로운 전하 펌프 회로를 제안하였다. 전류 부정합을 줄이기 위해 주로 사용되는 간단한 방법으로는 캐스코드를 이용하여 전하 펌프의 출력 저항을 증가시키는 방법이 있다. 그러나 캐스코드 방법을 사용하면 전하펌프의 출력 범위에 제약을 받게 되므로 전원 전압이 낮아짐에 따라 적용하기가 힘들어진다는 단점이 있다. 따라서 본 논문에서는 캐스코드를 적용하지 않고 연산증폭기를 사용하여 전하펌프의 출력 범위 전체에서 우수한 전류 정합 특성을 갖는 회로를 제안하였다.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.647-653
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• 2005

본 논문에서는 캐스코드 결합 HBT의 이미터와 베이스단에 인덕터를 설치하여 저잡음과 고이득 특성을 동시에 나타내는 MMIC-LNA 증폭기를 설계하였다. 제작된 MMIC 증폭단은 3mA, 2.7V의 바이어스 조건에서 이득은 3.7GHz에서 약 19dB, 잡음지수는 2.7dB를 보였으며, 35dBc의 이미지시호 제거 특성을 보였다. 저 잡음과 고 이득 특성을 갖는 캐스코드 MMIC 증폭단을 이용하여 마이크로파 수신기의 전단부의 설계가 가능함을 보였으며 이미지 제거 필터의 성능을 만족시키기 위하여 능동필터와 함께 설계할 경우 RF 수신 전단부의 완전한 MMIC 설계가 가능함을 알 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제13권4호
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• pp.277-282
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• 2020

본 연구는 전자장비가 여러 환경에 노출되어 장비 작동에 영향을 받을 수 있으므로 해소할 수 있는 방법을 찾고자 본 연구를 시작하였다. 텔레스코픽 캐스코드 비교기에 지수정류파(iexp)을 SET(Single Event Transient) 환경으로 설정하여 어떤 영향이 있는지에 대해 실험하였다. 본 논문에서 SET 상황을 설정하지 않은 텔레스코픽 캐스코드 비교기에서는 전파 지연은 0.46㎲, 이득은 0.713으로 측정되었다. SET 상황을 입력한 텔레스코픽 캐스코드 비교기에서 FET T0(M6)는 11㎲ ~ 15㎲에서 큰 스파이크를 나타난 것으로 측정되었다. FET T1(M5)는 10㎲ ~ 16㎲에서 출력 신호가 단락되었다. FET T2(M3)는 단락된 출력신호를 나타냈으며 FET T3(M4)는 큰 스파이크 파형 형태로 출력파형이 측정되었다. FET T4(M1)와 FET T5(M2)는 스파이크 신호가 출력되었다. 그리고 모든 FET에서 전파지연은 0.45㎲~0.54㎲로 변화되었다. 결론적으로 SET 상황에서 텔레스코픽 캐스코드 비교기에 있는 FET소자는 많은 영향을 받는 것으로 측정되었다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1992년도 추계종합학술발표회 논문집
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• pp.317-322
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• 1992

• 한국정보통신학회논문지
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• 제21권2호
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• pp.345-352
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• 2017

본 논문에서는 전원전압 1V에서 동작하는 산소 및 과산화수소 기반의 혈당전류를 측정할 수 있는 통합형 정전압분극장치를 설계하고 제작하였다. 정전압분극장치는 저전압 OTA, 캐스코드 전류거울 그리고 모드 선택회로로 구성되어 있다. 정전압분극장치는 산소 및 과산화수소 기반에서 혈당의 화학반응으로 발생하는 전류를 측정할 수 있다. OTA의 PMOS 차동 입력단의 바디에는 순방향전압을 인가하여 문턱전압을 낮추어 낮은 전원전압이 가능하도록 하였다. 또한 채널길이변조효과로 인한 전류의 오차를 줄이기 위해 캐스코드 전류거울이 사용되었다. 제안한 저전압 정전압분극장치는 Cadence SPECTRE를 이용하여 설계하였으며, 매그나칩 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 회로의 크기는 $110{\mu}m{\times}60{\mu}m$이다. 전원전압 1.0V에서 소모전류는 최대 $46{\mu}A$이다. 페리시안화칼륨($K_3Fe(CN)_6$)을 사용하여 제작된 정전압분극장치의 성능을 확인하였다.

• 한국정보통신학회논문지
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• 제7권1호
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• pp.106-113
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• 2003

본 논문에서는 CMOS 기술을 이용하여 2.4GHz ISM 주파수 대역의 LNA를 설계하였다. 캐스코드 증폭기를 이용하여 잡음을 억제하고 이득을 향상시켰으며 캐스캐이드의 공통 소스 증폭기의 출력을 캐스코드와 병렬로 연결되는 MOS의 입력으로 연결하여 IM3를 감소시키고자 하였다. 제안된 저잡음증폭기는 3.3V의 전원을 공급하는 Hynix 0.35$\mu\textrm{m}$ 2-poly 4-metal CMOS 공정을 이용하여 설계되었다. HSPICE Tool을 이용하여 시뮬레이션 하여 13dB의 이득과 1.7dB의 잡음지수, 약 8dBm의 IIP3, -3ldB와 -28dB의 입ㆍ출력 매칭특성을 확인하였다. 이 때 reverse isolation은 -25dB, 전력사용은 4.7mW이었다. Mentor를 이용한 Layout은 2${\times}$2$\mu\textrm{m}$ 이하의 크기를 갖는다.