탄소 주입실리콘 산화막으로서 SiOC 박막은 화학적 증착 방법에 의해 성막되었으며, 박막의 분석기법으로 FTIR 분석기와 I-V 측정과 표면분석으로 전자현미경을 이용하였다. 증착된 샘플들은 유량비의 변화에 따라서 화학적 이동현상이 나타났으며, 표면에서의 그레인은 유기물 특성과 무기물 특성의 SiOC 박막샘플에서 나타났다. 그러나 하이브리드 특성의 박막에서는 그레인이 형성되지 않았다. 하이브리드 특성의 박막샘플에서 온도가 증가할수록 누설전류는 감소하였다. 누설전류는 온도가 증가함에 따라 감소하였는데 전위장벽이 증가하기 때문에 감소하는 것으로 나타났다.
본 연구에서는 차세대 나노소자인 이중게이트(Double gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하였다. 포아송방정식을 풀어 전위분포에 대한 분석학적 해를 구할 때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 크기, 도핑강도 등에 대하여 드레인유기장벽감소의 변화를 관찰하고자 한다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으므로 본 연구에서는 이 모델을 이용하여 드레인유기장벽감소에 대하여 분석한 결과 드레인유기장벽감소 현상은 채널의 구조 및 도핑강도에 따라 매우 급격히 변화하는 것을 알 수 있었다.
비 직선적 정(+) 저항온도계수 특성을 갖는 PTC thermistor는 전이온도(큐리점) 부근에서 온도변화에 대하여 극히 큰 저항 값의 변화를 나타내는 산화물계반도체 저항기(또는 발열체)로써, 일반적으로 반도체의 온도-저항 특성과 같이 상온영역에서 온도의 상승과 함께 부성저항 특성을 나타내다가 온도가 점점 증가하여 큐리점 부근에 도달하면 저항이 급격히 증가하는 독특한 특성을 갖는다. Perovskite 구조의 $BaTiO_3$를 주성분으로 미량의 Dopant를 첨가하여 도전성을 갖게 한 N형 반도체의 일종으로 저항-온도 특성 전류-전압 특성, 전류감쇄 특성 등을 이용하여 과전류 보호회로, 히터, TV 소자회로(degausser), 모터기동회로, 온도센서, 정온발열기기 등으로 널리 사용된다. 본 연구는 큐리점 부근의 급격한 저항변화 현상과 결정입계의 전위장벽 형성 및 그에 따른 정온발열 기능의 상관성으로부터 그 응용성을 조사하였다.
폴리머/세라믹 복합체는 내장형 커패시터(embedded capacitor)의 유전 재료로 많은 관심을 불러 일으키고 있다. 본 논문은 bisphenol-A타입의 에폭시와 직경 0.1~0.9$mu \textrm{m}$의 크기가 다른 6가지 종류의 $BaTiO_3$분말을 이용하여 스핀코팅 방법으로 도포된 epoxy/$BaTiO_3$composite film의 유전상수와 누설전류에 미치는 분말 크기의 영향에 관한 것이다. 전체적으로 $BaTiO_3$입자가 67 vo1% 함유된 Epoxy/$BaTiO_3$composite 필름의 유전상수는 사용한 $BaTiO_3$분말의 크기가 커짐에 따라 증가하였다. 이것은 입자의 크기가 증가함에 따른 입자의 유전상수의 증가 때문이며, XRD분석을 통해 입자의 크기가 증가함에 따라 tetragonality가 증가함을 확인하였다. 복합체 필름의 누설전류도 또한 사용한 입자의 크기가 커짐에 따라 증가하였다. 이와 같은 현상의 원인은 분말의 크기가 증가함에 따라 단위길이 당 입자의 수가 감소하여 전위 장벽의 수가 줄어들고 하나의 전위 장벽에 걸리는 바이어스의 증가로 인한 전위장벽 낮춤 효과의 증대에 따른 것으로 판단된다. 이상의 결과를 토대로 볼 때 큰 입자의 분말을 사용할 때 높은 유전상수를 얻을 수 있는 반면 필름의 누설전류가 커지는 단점을 가지고 있음을 알 수 있었으며, 작은 크기의 분말은 이와 반대이다. 따라서 높은 유전상수와 낮은 누설전류 두 특성간의 절충이 요청되며 필요에 따라 적절한 크기의 분말 선택이 중요함을 알 수 있었다.
본 논문에서는 다수 반송자에 의해 일어나는 산란현상을 고려한 반송자-반송자 산란(CCS) 이동도 모델을 구현하였다. 구현된 CCS 이동도 모델을 검증하기 위해 N/sup +/P 접합 다이오드에 대해 모의실험 한 후 MEDICI와 비교한 결과 장벽전위인 0.9〔V〕 미만과 이상에서 각각 2%와 6% 정도의 상대오차를 보였다. BJT의 콜렉터에 30〔V〕를 인가한 후 베이스 전압을 0.8〔V〕까지 증가시켜 모의실험 한 결과 베이스 전압베이스 전류 및 베이스 전압-컬렉터 전류 특성은 각각 4.41%, 6.10%의 최대 상대오차를 보였다.
본 연구에서는 차세대 나노소자인 DGMOSFET에서 발생하는 단채널효과 중 하나인 드레인유기 장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 포아송방정식을 풀어 전위분포에 대한 분석학적 해를 구할 때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 두께, 도핑강도 등에 대하여 드레인유기장벽감소의 변화를 관찰하고자 한다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으므로 본 연구에서는 이 모델을 이용하여 드레인유기장벽감소에 대하여 분석할 것이다.
기존의 MOSFET에서는 반전층보다 항상 실리콘 두께가 크기 때문에 드레인유도 장벽감소가 실리콘 두께에 관계없이 산화막 두께 및 채널길이의 함수로 표현되었다. 그러나 10 nm 이하 저도핑 이중게이트 구조에서는 실리콘 두께 전체가 공핍층이 형성되기 때문에 기존의 SPICE 모델을 사용할 수 없게 되었다. 그러므로 이중게이트 MOSFET에 대한 새로운 SPICE 용 드레인유도 장벽감소 모델을 제시하고자 한다. 이를 분석하기 위하여 전위분포와 WKB 근사를 이용하여 열방사 및 터널링 전류를 구하였다. 결과적으로 드레인유도 장벽감소는 상하단 산화막 두께의 합 그리고 실리콘 두께의 2승에 비례하며 채널길이의 3승에 반비례한다는 것을 알 수 있었다. 특히 SPICE 파라미터인 정적 궤환계수가 1과 2사이에서 사용할 수 있어 합당한 파라미터로써 사용할 수 있었다.
본 연구에서는 이중게이트(Double Gate; DG) MOSFET에 스켈링이론을 적용할 때 두 개의 게이트에 의한 효과를 반영하기 위하여 스켈링인자에 가중치를 적용하여 문턱전압이하 특성을 해석하였다. 포아송방정식에 의한 전위분포를 구하기 위하여 전하분포는 가우스분포함수를 이용할 것이며 이의 타당성은 이미 여러 논문에서 입증하였다. 이 전위분포를 이용하여 단채널효과 중 문턱전압이동, 문턱전압이하 스윙, 드레인유도장벽감소 등을 스켈링인자에 대한 가중치의 변화에 따라 관찰하였다. 이중게이트 MOSFET의 구조적 특성상 채널길이에 대한 가중치는 0.1에서 1까지 사용하였으며 채널두께에 대한 가중치는 1에서 2까지 가중치를 사용하였다. 결과적으로 문턱전압 이하 스윙은 스켈링인자에 따라 거의 변화가 없었으나 가중치에 따라 변화하였으며 문턱전압이동 및 드레인유도 장벽감소 등은 스켈링인자에 따라 그리고 가중치에 따라 큰 변화를 보이는 것을 알 수 있었다.
La가 혼입된 $BaTiO_3$를 균일침전법으로 제조하여 La의 혼입량 및 입자의 크기 변화에 따른 전기적 특성을 관찰하였다. 온도변화에 따른 저항을 측정한 결과 란탄의 농도가 0.6 mol%일 때 그리고 입자의 크기가 1.0 $\mu\textrm{m}$으로 작을 때 가장 큰 PTCR 효과를 나타내었다. 상전이온도($(T_c)$) 이상에서 온도와 1/$\varepsilon_m$(T)의 관계를 나타낸 도시에 의하면 유전상수의 변화가 Curie-weiss 법칙에 잘 다름을 알 수 있었다. 측정한 비저항과 유전상수로부터 계산한 전위장벽의 높이도 란탄의 농도가 0.6 mol%일 때 입자의 크기가 1.0$\mu\textrm{m}$으로 작을 때 가장 큰 전위장벽을 나타내었다.
금속 전극 위에 유기물 채널을 증착하여 만드는 바닥 전극 구조의 유기물 박막 트랜지스터에서 전극 표면이 거친 정도에 따라 전하 주입이 어떻게 달라지는지 조사했다. 금 전극을 실리콘 기판에 증착하고, 가열하여 금 전극 표면을 거칠게 만들었다. 그리고 펜터신과 상부 전극으로 사용할 금 전극을 차례대로 증착하여 금 전극/펜터신/금 전극 구조를 만들었다. 펜터신 증착 초기에는 거친 금 전극 위에서 펜터신 증착핵이 더 많이 보였지만, 막이 두꺼워지면 가열되지 않은 전극과 가열로 거칠어진 전극에서 펜터신 표면 모양에 차이가 거의 없었다. 온도를 바꾸면서 측정한 전류-전압 곡선은 바닥 전극의 표면이 거칠수록 바닥계면의 전위장벽이 높음을 보여주었다. 이 현상은 금속 표면이 거칠수록 일함수가 낮아지며 펜터신과 거친 전극 표면의 경계에 전하 트랩이 더 많기 때문으로 생각된다.
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[게시일 2004년 10월 1일]
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