• 대한전자공학회논문지SD
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• 제46권9호
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• pp.74-80
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• 2009

본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 $2{\sim}6GHz$의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도륵 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 $0.18{\mu}m$ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 $0.92mm^2$의 칩 면적을 차지하며, 1.8V 전원에서 36mW 이하의 전력을 소모한다. PLL은 $8{\mu}s$보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1MHz 오프셋에서 -110dBc/Hz보다 작다.

• 한국정보통신학회논문지
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• 제14권11호
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• pp.2541-2547
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• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 한국전자파학회논문지
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• 제28권1호
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• pp.80-83
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• 2017

본 논문에서는 휘어짐이 가능한 유연한 기판 위에 X-대역에서 동작하는 PIN 다이오드 기반 재구성 주파수 선택 표면구조 (RFSS)를 설계하였다. 제안된 구조는 윗면에 십자형 루프 패턴과 인덕턴스 성분의 스터브 사이에 위치한 PIN 다이오드의 전기적 제어를 통해 C-대역(OFF)과 X-대역(ON)에 대한 주파수 재구성이 가능하며, 그리드 형태의 전원 바이어스 회로와 비아홀구성을 통해 기생 결합을 최소화함으로써 단위구조와의 격리도를 확보하였다. 설계한 결과를 바탕으로 유연한 필름기판위에 제안한 RFSS 를 제작하고, 측정 실험을 통해 입사파의 편파와 입사각 그리고 단일 곡률을 갖는 곡면에 대한 안정적인 투과 특성을 확인하였다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.20-26
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• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.9-19
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• 1998

병렬 처리 시스템을 이용한 대용량 온라인 트랜잭션 처리(OLTP: on line transaction processing)와 같이 고 성능, 고 신뢰성을 요구하는 응용 환경에서 RAID 는 입출력 시스템에 필수적으로 요구되는 병렬 디스크 입출력 기술이다. 본 논문은 대용량 OLTP를 주 응용 분야로 설계된 주전산기 IV에 장착될 RAID 시스템인 HIPSS의 구조 및 구현 내용에 대하여 다루고 있다. HIPSS는 고 성능, 고 신뢰성, 외부 인터페이스의 표준화 및 모듈화, 편리한 시스템 관리 등을 설계 목표로 구현된 범용 RAID 시스템으로서, 10개의 독립적인 입출력 채널, 대용량의 데이터 캐쉬, 패리티 연산 하드웨어를 제공하여 시스템 성능 향상을 도모한다. 외부 정합 하드웨어를 쉽게 교체할 수 있게 설계하여 호스트 정합의 재구성이 용이하며, 또한 전원, 제어기의 이중화, 디스크 hot swapping 등의 기능을 제공하여 시스템의 신뢰성을 향상시킨다. HIPSS는 현재 구현이 완료되어 PC와 주전산기 IV를 이용한 기능 시험을 성공적으로 수행하였으며, 성능 개선 요소를 찾기 위한 시험을 수행 중에 있다. 본 논문에서는 HIPSS 시스템의 구조에 대한 자세한 설명과 구현 결과를 중심으로 기술한다.

• 한국통신학회논문지
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• 제30권1A호
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• pp.104-112
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• 2005

본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다.

• 한국광학회지
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• 제29권6호
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• pp.253-261
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• 2018

본 논문은 비대칭 배광을 가지는 LED 광원용 반사경 설계 방법에 대한 연구를 진행하였다. 스포츠 경기에서 광원을 중심으로 대칭 배광을 갖는 조명은 선수와 관중이 광원을 직접적으로 바라보게 되어 눈부심을 발생시키는 문제점이 있다. 이러한 문제점을 해결하기 위해 최적 기울기 각도를 도출하여 비대칭 배광을 갖는 반사경 설계를 진행하였다. 이후 테니스장 조명 규격에 맞게 배치하여 성능 분석을 진행하였고 유럽 표준 조명 등급의 Class 1을 만족하는 것을 확인하였다.

• 한국전자통신학회논문지
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• 제18권4호
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• pp.641-648
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• 2023

최근 4차 산업 혁명 중에서 인공지능의 급성장은 반도체의 성능 향상 및 회로의 집적을 기반으로 진보하였다. 전자기기 및 장비의 내부에서 연산을 돕는 트랜지스터는 고도화 및 소형화 되어 가며 발열의 제어 및 방열의 효율 개선이 새로운 성능의 지표로 대두되었다. DUT(Device Under Test) Shell은 트랜지스터의 검수를 위하여 정격 전류를 인가한 후, 임의의 발열 지점에서 전원을 차단한 상태에서, 방열을 통하여 트랜지스터의 내구도를 평가하여 불량 트랜지스터를 검출하는 장비이다. DUT Shell은 장비 내부의 방열 구조에 따라 동시에 더 많은 트랜지스터를 테스트할 수 있기 때문에 방열 효율은 불량 트랜지스터 검출 효율과 직접적인 관계를 갖는다. 이에 본 논문에서는 DUT Shell의 방열 최적화를 위하여 배치구조의 다양한 방법을 제안하고 전산유체역학을 이용하여 최적의 DUT Shell의 다양한 변형과 열 해석을 제안하였다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2011년도 춘계학술대회 논문집
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• pp.1445-1456
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• 2011

부산도시철도 추진장치를 종합 제어하는 Chopper Gate Control Unit는 다수의 전자 전기부품, PCB, 전원공급기, 게이트회로증폭기, 프레온가스냉각기, 보호회로 등으로 구성되어 있는 주요장치로서 일본 미씨비시에서 생산된 제품을 사용하고 있다. 최근에는 초퍼장치의 고장 및 시험기 에러가 자주 발생하여 원인분석 결과 Chopper Gate Control Unit內 LPF(Lower Pass Filter)의 장기사용(약25년)으로 인한 노후화와 성능저하가 주요 원인이었음을 밝혀내고 물품구매를 위해 제작사에 문의 하였으나 이미 생산이 중단된 제품으로 별도 주문 제작시에는 고가의 비용이 발생한다. LPF는 몰딩처리가 되어있는 부품으로 수선이 불가하여 자체기술력으로 연구 개발하여 현재 부산도시철도 1호선 전동차에 13set를 적용하여 운영하고 있다. 본 논문에서는 연산 증폭기(OP Amp)와 저항, 콘덴서 등의 조합으로 자체개발한 능동필터인 Active LPF의 특성분석, 회로해석 및 설계, 다기능분석기, 스펙트럼분석기, 오실로스코프 등을 이용한 파형특성과 PS Pice 시뮬레이션 시험결과 등 개발에 관한 연구내용을 다루었다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.35-42
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• 2010

본 논문에서는 무선 통신 응용 시스템에 적합 하도록 10비트 80MHz 전류구동 방식의 D/A 변환기를 제안하였다. 제안한 회로는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정을 이용하여 구현하였다. 10비트 중에서 LSB 4비트는 이진 디코더를 사용 하였으며, ULSB 3비트와 MSB 3비트는 온도계 디코더를 사용한 혼합구조를 채택하였다. 구현된 D/A 변환기의 측정결과, 샘플링 주파수가 80MHz, 입력 주파수 1MHz에서 SFDR은 60.42 dBc, 유효비트수는 8.75 비트를 보여주었다. INL/DNL은 ${\pm}$0.38LSB/${\pm}$0.32LSB로 측정되었으며, 글리치 에너지는 4.6 $pV{\cdot}s$로 나타났다. 전력 소모는 1.8V 전원전압에서 최대 속도인 80MHz일 때 48mW로 측정되었다.