• 대한전자공학회논문지SD
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• 제41권5호
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• pp.15-21
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• 2004

본 논문에서는 저전력 스위치에 사용되는 소자의 포화전압 특성을 개선하기 위해 새로운 구조의 BJT를 제안하고 있다 기존에 사용되던 finger transistor(FT)의 경우 포화전압이 높아 저전력 소자의 특성을 만족하지 않아 multi base island transistor(MBIT)로 구조를 변경함으로써 저전류 영역에서의 포화전압은 충분히 낮아 저전력용 소자의 특성을 만족하지만, 이 역시 고전류 영역에서는 여전히 포화전압이 높아져 저전력용 소자의 특성을 만족하지 못하는 문제가 발생한다. 이에 본 논문에서는 folded back electrode를 이용한 새로운 구조의 BJT(FBET)를 제안하여 그 특성을 조사하였다. 새로운 구조의 트랜지스터를 적용함으로써 MBIT 구조에 비해 에미터 면적은 35 % 증가하고 접촉창의 면적이 92 % 증가하여, 저 전류 영역에서의 포화 전압은 30 % 감소하였고 고 전류 영역에서의 포화 전압은 에미터 면적 증가와 에미터 접촉 창 면적 증가에 의해 각각 30 %와 7 %씩 감소하여 전체적으로는 37 %가 감소하는 특성을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.699-702
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• 2012

본 논문에서는 WCDMA(Wide Code Division Multiple Access) 시스템 사양을 만족시키는 주파수 합성기 블록 중 위상잡음 및 전력소모의 최적 설계가 필요한 LC-VCO(voltage controlled oscillator)의 설계를 제안 하였다. 최적 설계를 위한 핵심내용은 LC-tank의 손실성분을 보상하는 MOS트랜지스터의 전달컨덕턴스와 인덕턴스 평면에 여유이득라인과 튜닝 범위 라인을 그어 설계 가능한 영역 내에서 위상잡음이 최소가 되는 인덕턴스 값을 구하고 선택하는 것이다. 제안한 최적 설계방법에 의해 진행된 LC-VCO의 시뮬레이션 결과 위상잡음 특성은 1MHz옵셋에서 -113dBc/Hz였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1205-1206
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• 2008

본 실험에서는 CMOS 공정에서 사용하는 실리콘 트렌치 공정을 이용하여 분절된 트렌치 바디 접촉구조를 형성, 60 V급 전력 MOSFET 소자를 제작하였으며, 결과 소자의 면적을 증가시키지 않고도 제어되지 않은 유도성 스위칭 (UIS) 상황에서 낮은 전도 손실과 높은 항복 에너지 ($E_{AS}$)를 구현하였다. 분절된 트렌치 접촉구조는 소자의 사태 파괴시 n+ 소스 아래의 정공전류를 억제한다. 이는 트렌치 밑 부분에서부터 이온화 충돌이 일어나기 때문이며, 이는 기생 NPN 바이폴라 트랜지스터의 활성화를 억제하여 항복 에너지를 증가시킨다. 기존 소자의 항복 전압은 69.4 V이고 제안된 소자의 항복 전압은 60.4 V로 13% 감소하였지만, 항복 에너지의 경우, 기존소자가 1.84 mJ인데 반하여 제안된 소자는 4.5 mJ로 144 % 증가하였다. 트렌치의 분절 구조는 n+ 소스의 접촉영역을 증가시켜 온 저항을 감소시키며 트렌치 바디 접촉구조와 활성영역의 균일성을 증가시킨다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.115-124
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• 2004

본 논문은 고효율, 저전력을 갖는 PRML 디스크 드라이브 읽기 채널용 6비트, 8탭의 FIR 필터 칩을 제안한다. 제안된 필터는 병렬처리 구조를 채택하고 있으며 4단의 파이프라인으로 구성되어 있다. 곱셈 연산을 위하여 수정 부스 알고리즘을 사용하였으며 덧셈 연산을 위하여 압축회로 로직을 사용하였다. 전력 소모를 줄이기 위하여 CMOS 패스-트랜지스터 로직을 사용하였으며 싱글-레일 로직을 이용하여 칩의 면적을 감소시켰다. 제안된 필터는 실제 칩으로 구현되었으며 3.3V 전원을 공급하여 100MHz에서 120mV의 전력을 소비하고 1.88×1.38 ㎟의 면적을 차지한다. 구현된 필터는 유사 선폭의 공정을 사용한 기존구조에 비해 약 11.7%의 전력이 감소하였다.

• 한국전자파학회논문지
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• 제21권6호
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• pp.591-600
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• 2010

본 논문에서는 TSMC 0.13 ${\mu}m$ CMOS 공정을 사용하여 3가지 종류의 근거리 레이더용 저전력 교차 결합 전압 제어 발진기를 설계, 제작하였다. 기본적인 교차 결합 전압 제어 발진기는 24.1 GHz를 중심으로 발진하도록 설계되었고, 이를 기본으로 저전력 동작을 위한 subthreshold 발진기가 설계되었다. 특히 큰 트랜지스터를 사용해야 하는 subthreshold 발진기에서 기생 캐패시터에 의해 발진 주파수가 낮아지는 문제점을 개선하기 위해 이중 공진 회로 구조를 발진기에 사용하는 것이 시도되었다. 제작된 CMOS 전압 제어 발진기는 종류에 따라 1 MHz offset 주파수에서 -101~-103.5 dBc/㎐의 위상 잡음, -11.85~-15.33 dBm의 출력 전력, 그리고 475~852 MHz의 주파수 조정 범위들을 보였다. 전력 소모 측면에서는 기본적인 발진기가 5.6 mW를 사용하였고, 저 전력 subthreshold 회로는 3.3 mW를 사용하였다. 이중 공진 회로 구조의 subthreshold 발진기는 기본 발진기와 유사한 주파수 조정 범위를 유지하면서 상대적으로 작은 전력을 소모하고 개선된 위상 잡음 특성을 보였으며, 1 mW DC 전력 기준의 figure-of-merit(FOM)이 약 3 dB 가량 개선되어 -185.2 dBc의 값을 가졌다.

• 한국항공우주학회지
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• 제42권11호
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• pp.981-987
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• 2014

DC/DC 컨버터는 임의의 직류전원을 부하가 요구하는 형태의 직류전원으로 변환시키는 효율이 높은 전력변환기이다. DC/DC 컨버터는 MOSFET(산화물-반도체 전계 효과 트랜지스터), PWM-IC(펄스폭 변조 집적회로) 제어기, 인덕터, 콘덴서 등으로 구성되어있다. MOSFET는 스위치 기능을 수행하는데 코발트 60 ($^{60}Co$) 저준위 감마발생기를 이용한 TID 실험에서 방사선의 영향으로 문턱전압과 항복전압의 변화와 SEGR 실험에 적용된 5종류의 중이온 입자는 MOSFET의 게이트(gate)에 영향을 주어 게이트가 파괴된다. MOSFET의 TID 실험은 40 Krad 까지 수행하였으며, SEGR 실험은 제어보드를 구현한 후 LET(MeV/mg/$cm^2$)별 cross section($cm^2$)을 연구하는데 있다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.80-86
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• 2009

전하펌프의 성능은 공급전압에 의해 크게 영향을 받는다. 본 논문에서는 표준 twin-well CMOS 로직 공정으로 제작 가능하며, 낮은 공급전압에서도 높은 효율을 갖는 새로운 전하펌프 회로를 제안하고 검증하였다. 제안한 전하펌프는 이중의 전하 전달 경로와 간단한 2-phase 클락을 사용한다. 한 주기의 펌핑 사이클 동안 각 펌핑 단에서 입력전압을 2배로 승압하며, 상보적으로 연결된 PMOS 트랜지스터를 전달 스위치로 사용하여 트랜지스터의 문턱전압에 의한 전압강하 없이 승압된 전압을 다음 승압 단으로 전달한다. 시뮬레이션과 측정을 통해 제안한 전하펌프를 검증하였으며, 동일한 공정조건에서 제작 가능한 기존 전하펌프들 보다 높은 출력전압과 큰 전류 구동능력 그리고 더 높은 전력효율을 가진다는 것을 확인하였다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.892-899
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• 2016

본 논문에서는 $0.25{\mu}m$ GaN HEMT 공정을 사용하여 ETRI에서 개발된 $80{\times}150{\mu}m$의 트랜지스터를 사용하여 X-대역에서 동작하는 50 W급 내부 정합 전력 증폭기를 설계 및 제작하였다. 임피던스 변환용 사전 정합 회로를 사용한 로드풀 측정으로 최적의 소스 및 부하 임피던스를 실험적으로 추출하였고, 성능을 예측하였다. 유전율 10.2의 기판을 사용하여 제작된 내부 정합 전력 증폭기의 전력 성능은 펄스 주기 $100{\mu}s$, 듀티 10 %의 펄스 모드 조건에서 측정되었으며, 최대 성능으로는 9.2 GHz에서 47.46 dBm(55.5 W)의 출력 전력과 46.6 %의 전력부가효율이 측정되었다. 9.0~9.5 GHz의 주파수에서 출력 전력은 47~47.46 dBm(50~55.7 W)의 값이 측정되었고, 전력부가효율은 9.0~9.3 GHz에서 43 % 이상, 9.4~9.5 GHz에서는 36 % 이상의 효율이 측정되었다.

• 대한전자공학회논문지
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• 제26권2호
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• pp.118-123
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• 1989

본 논문에서는 저소비 전력이고 회로설계가 용이한 CMOS 회로를 이용하여 음성신호 처리용 SCF를 집적화 할때 OP AMP를 디지탈 부분과 공존할 수 있도록 ${\pm}$5V로 전원을 설정하여 CMOS OP AMP의 설계예를 들고 설계방법에 의해 구한 MOS 트랜지스터의 채널폭과 길이를 설계회로에 적용하여 LAYOUT 하였으며 시뮬레이션을 통하여 동작특성을 조사하였다. 또한 이 설계법은 주어지는 설계조건에 따라 설계 되어지므로 다른 용도의 CMOS OP AMP 설계에도 이용되어질 수 있을 것이다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.145-145
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• 2008

갈륨-질화물(GaN) 기반의 고속전자이동도 트랜지스터(high electron mobility transistor, HEMT)는 최근 마이크로파 또는 밀리미터파 등의 차세대 고주파용 전력소자로 각광받고 있다. AlGaN/GaN HEMT는 이종접합구조(heterostructure) 로부터 발생하는 이차원 전자가스(two-dimensional electron gas, 2DEG) 채널을 이용하여 높은 전자 이동도, 높은 항복전압 및 우수한 고출력 특성을 얻는 것이 가능하다. AlGaN/GaN HEMT에서 ohmic 전극 부분과 채널이 형성되는 부분과의 거리에 의한 저항의 성분을 줄이고 전자의 터널링의 확률을 증가시키기 위해서 recess된 구조가 많이 사용되고 있다. 그러나 이 구조에서는 recess된 소스와 드레인에 의해 AlGaN층의 제거로 AlGaN층의 두께에 영향을 미치며 그에 따라 채널에 생성되는 전자의 농도를 변화시키게 된다. 본 논문에서는 소스와 드레인의 Trench 구조를 제안하였다. ohmic 전극 부분과 채널간의 거리의 감소로 특성을 향상시켜서 recess 구조의 장점이 유지된다. 그리고 recess되는 소스와 드레인 영역에서 AlGaN층을 전체적으로 제거하는 것이 아니고 Trench 즉 일부분만 제거하면서 AlGaN층의 두께의 변화에 따른 문제점도 줄일 수 있다. 따라서 이러한 전극 부분을 Trench구조화 시킨 AlGaN/GaN HEMT의 DC특성을 $ATLAS^{TM}$를 이용하여 전산모사하고 최적화된 구조를 제안하였다.