• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.215-215
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• 2010

실리콘 산화막 ($SiO_2$)의 성장 과정에서 발생하는 $SiO_2$ 층에 포획된 전자-정공, Si-$SiO_2$ 계면 영역의 산화물 고정 전하와 Si-$SiO_2$ 계면의 표면 준위에 포획된 전하와 같은 $SiO_2$ 의 결점에 의해 전계효과 트랜지스터 소자의 전기적 특성을 저하하여 신뢰성을 높이는데 한계점이 발생한다. $SiO_2$ 의 결점에 의한 전계효과 트랜지스터 소자의 전기적 특성 변화에 대한 연구는 활발히 진행되었으나, 전계효과 트랜지스터 소자에서 셀 사이즈가 감소함에 따라 전기적 특성에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 산화나 산화 후 열처리 과정 동안에 생기는 Si-$SiO_2$ 계면에서의 산화물 고정 전하의 위치에 따른 전계효과 트랜지스터 소자의 전기적 특성 변화를 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 관찰하였다. Si-$SiO_2$ 계면 근처의 실리콘 산화물내에 위치시킨 양전하를 산화물 고정 전하로 가정하여 시뮬레이션 하였다. 또한 40 nm의 전계효과 트랜지스터 소자에서 산화물 고정 전하의 위치를 실리콘 산화 막의 가장자리부터 중심으로 10 nm씩 각각 차이를 두고 비교해 본 결과, $SiO_2$의 가장 자리보다 $SiO_2$의 한 가운데에 산화물 고정 전하가 고정되었을 때 전류-전압 특성 곡선에서 문턱전압의 변화가 더 뚜렷함을 알 수 있었다. 산화물 고정 전하를 Si-$SiO_2$ 계면으로부터 1~5 nm 에 각각 위치시켜 계산한 결과 산화물 고정 전하에 의해 문턱 전압이 전류-전압 특성 곡선에서 낮은 전압쪽으로 이동하였고, 산화물 고정 전하가 Si-$SiO_2$ 계면에 가까울수록 문턱 전압의 변화가 커졌다. 이는 전계효과 트랜지스터 소자에서 Si-$SiO_2$ 계면의 산화물 고정 전하에 의해 실리콘의 전위가 영향을 받기 때문이며, 양의 계면전하는 반도체의 표면에서의 에너지 밴드를 아래로 휘게 만들어 문턱전압을 감소하였다.

• 전기전자학회논문지
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• 제22권1호
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• pp.209-212
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• 2018

본 논문에서는 P(VDF-TrFE)유기물 강유전체 기반 metal-ferroelectric-metal (MFM) capacitor 와 차세대 반도체 물질인 질화갈륨 반도체를 활용한 네거티브 커패시턴스 전계효과 트랜지스터를 제작 및 분석 하였다. 27 nm의 두께의 P(VDF-TrFE) MFM 커패시터의 분극지수는 4 MV/cm에서 $6{\mu}C/cm^2$ 값을 나타내었으며 약 65 ~ 95 pF의 커패시턴스 값을 나타내었다. 강유전체의 커패시턴스와 전계효과 트랜지스터의 커패시턴스 매칭을 분석하기 위해 제작된 P(VDF-TrFE) MFM 커패시터는 GaN 전계효과 트랜지스터의 게이트 전극에 집적화 되었으며 집적화되기 전 104 mV/dec 의 문턱전압 이하 기울기에서 82 mV/dec 값으로 개선된 효과를 보였다.

• 전자공학회논문지SC
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• 제48권2호
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• pp.86-90
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• 2011

전계효과 트랜지스터(FETs)를 이용한 전하 검출형 DNA센서는 DNA가 가지고 있는 음전하를 중성화 시키는 양이온의 영향은 매우 중요하다. 본 논문에서는 양이온 농도에 의존하는 Debye length에 관한 연구를 통해 DNA 검출감도를 평가하였다. Debye length는 낮은 농도의 NaCl 용액에서 긴 거리를 유지하며, Debye length가 높은 용액에서 DNA가 가지고 있은 음전하는 게이트 채널에 보다 많은 영향을 미친다. 용액내 NaCl농도가 1 mM인 버퍼 용액에서 상보적 DNA의 hybridization에 의한 전계효과 트랜지스터의 게이전압은 21 mV 시프트 했으며, NaCl 농도가 10 mM인 버퍼 용액에서는 7.2 mV, NaCl농도가 100 mM인 버퍼 용액에서는 전계효과 트랜지스터의 게이트 전압이 5.1 mV 각각 시프트 하였다. 이러한 결과를 바탕으로 전계효과 트랜지스터를 이용한 전하 검출형 DNA센서의 검출 감도는 Debye length에 의존하는 것을 규명하였다.

• EDISON SW 활용 경진대회 논문집
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• 제2회(2013년)
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• pp.264-265
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• 2013

현재 반도체 산업에서는 고성능 저전력과 더불어 고 집적도가 가능한 재료 및 구조에 크게 주목하고 있고 여러 가지 이슈를 만족시키기 위해서 다양한 재료와 구조가 많이 연구 되고 있다. 특히 3-5족 화합물로 만들어진 나노선은 소자의 미세한 구조적 제어를 가능하게 하고 1차원 구조적 특성에 의해 전기적 특성이 우수하여 전계효과 트랜지스터(FET) 소자에 적용 시키기 적합하다고 알려져 있다.[1,2] 이번 연구에서는 최근 많이 연구되고 있는 GaAs 나노선을 기반으로 하는 전계효과 트랜지스터의 소자특성 및 전기적인 특성에 대해 EDISON 시뮬레이터를 이용해 알아보았다. 또한 채널 두께 및 길이와 게이트 산화막 층 두께에 따른 소자의 전기적 특성에 대해서도 연구하였다. 이를 통해 GaAs 나노선 기반 전계효과 트랜지스터의 최적화된 소자를 알아 보았다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.616-618
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• 2016

TCAD 시뮬레이션을 이용하여 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor; TFET) 구조에 따른 특성을 조사하였다. Single-Gate TFET, Double-Gate TFET, Pocket TFET, L-shaped TFET 구조 중에서 Pocket TFET와 L-shaped TFET이 on-current와 subthreshold swing에서 가장 좋은 성능을 보였다. 본 논문은 터널링 전계효과 트랜지스터의 새로운 구조에 대한 가이드라인을 제시하고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.

• EDISON SW 활용 경진대회 논문집
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• 제2회(2013년)
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• pp.210-213
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• 2013

실리콘 나노선 전계 효과 트랜지스터(Field Effect Transisor: FET)의 특성을 시뮬레이션을 통해 연구하였다. 일반적인 트랜스컨덕턴스(transconductance) 값을 이용하여 소자의 전계 효과 이동도(field effect mobility)를 추출했고, Y-function 방법을 이용하여 저전계 이동도(low field mobility)와 문턱전압(threshold voltage)를 구했다. 채널길이가 10nm로 매우 짧을 때와 100nm의 일반적인 길이 일 때의 전하 이동도 특성을 비교하여 Si 나노선 FET의 쇼트 채널 효과(short channel effect)를 보았다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2012년도 춘계학술발표회 논문집
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• pp.235-235
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• 2012

Reduced graphene oxide (rGO) 물질을 사용하여 전계효과 트랜지스터를 제작하였고 이의 광전기적 특성을 펄스 레이저와 진공 저온 측정을 통하여 분석하였다. 이를 통하여 rGO 소자의 광소자로써의 이용 가능성에 대하여 고찰하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.243-244
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• 2017

이 논문은 터널링 전계효과 트랜지스터의 밴드 간 터널링 전류 계산에 대하여 1차원과 2차원 방향의 터널링이 어떤 차이를 나타내는지 알아보았다. 2차원 방향의 터널링은 1차원 방향의 터널링에서 계산 되지 않는 대각선 방향의 터널링이 나타나기 때문에 더 정확한 터널링 전류를 계산할 수 있다. 시뮬레이션 결과는 문턱전압 이상의 전압에서는 2차원 방향으로 일어나는 터널링이 큰 영향을 미치지 않지만, 문턱전압 이하에서는 문턱전압 이하 기울기에 많은 영향을 미친다.

• 한국정보통신학회논문지
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• 제16권12호
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• pp.2741-2746
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• 2012

본 연구에서는 기존의 질화알루미늄갈륨/질화갈륨 이종접합 구조에서 강한 분극현상으로 인하여 구현하기 어려웠던 상시불통형 소자를 질화알루미늄갈륨 기판 혹은 버퍼층을 이용하여 구현하는 방법을 제안한다. 질화알루미늄갈륨 기판 혹은 버퍼층 위에 더 높은 Al 몰분율을 갖는 장벽층을 성장하고 최상부에 질화갈륨 층을 추가 성장하여 분극전하를 상쇄시키는 방법을 이용하여 선택적으로 게이트 아래의 채널만 공핍시켜 상시불통형 소자를 구현할 수 있다. 이를 통하여 본 연구에서는 상용 전력소자에서 요구하는 게이트 문턱전압 2 V 이상을 갖는 질화알루미늄갈륨 이종접합 전계효과 트랜지스터 에피구조를 제안한다.