• Title/Summary/Keyword: 저전력 설계

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Low Power CAD (저전력 CAD)

  • Park, Yeong-Su;Park, In-Hak
    • Electronics and Telecommunications Trends
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    • v.12 no.5 s.47
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    • pp.95-106
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    • 1997
  • 집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

The study on low power design of 8-bit Micro-processor with Clock-Gating (Clock-gating 을 고려한 저전력 8-bit 마이크로프로세서 설계에 관한 연구)

  • Jeon, Jong-Sik
    • The Journal of the Korea institute of electronic communication sciences
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    • v.2 no.3
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    • pp.163-167
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    • 2007
  • In this paper, to design 8 bit RISC Microprocessor, a method of Clock Gating to reduce electric power consumption is proposed. In order to examine the priority, the comparison results of between a 8 bit Microprocessor which is not considered Low Power consumption and which is considered Low Power consumption using a methods of Clock Gating are represented. Within the a few periods, the results of comparing with a Microprocessor not considered the utilization of Clock Gating shows that the reduction of dynamic dissipation is minimized up to 21.56%.

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Design of Low-power Wireless Communication Interface Platform (저전력 무선통신 인터페이스 플랫폼 설계)

  • Lee, Yun-Gu;Lee, Jae-Heung
    • Proceedings of the Korea Information Processing Society Conference
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    • 2017.04a
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    • pp.1201-1202
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    • 2017
  • 최근 IoT 관련 제품들과 IoT를 구현하기 위한 저전력 무선통신에 대한 관심이 높아지고 있다. 저전력 무선통신의 대표적인 예로는 BLE, Zigbee, Wifi, Z-Wave 등이 있다. 본 논문에서는 이러한 저전력 무선통신을 이용하는 디바이스들과 실시간으로 연동할 수 있는 저전력 무선통신 인터페이스 플랫폼을 설계하는 방법을 설명한다.

Design of 900MHz Low Noise Amplifier (900MHz대 저전력 저잡음 증폭기 설계)

  • 김영호;정항근
    • Proceedings of the IEEK Conference
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    • 1998.10a
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    • pp.671-674
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    • 1998
  • 본 논문에서는 최근 급격히 수요가 증대하고 있는 휴대용 단말기의 수신기 선단에 사용되는 저잡음 증폭기(LNA)를 0.6㎛ CMOS공정 파라미터를 사용하여 설계하였다. 설계된 LNA는 전원 전압 ±1.2v, 900㎒대에서 동작하는 전류 재사용방식의 적층 CMOS구조로서 시뮬레이션 결과 전력소모가 9.45㎽, 전력이득은 23.7dB, 선형지수 OIP3는 7.6dBm을 나타내어 저전력 저잡음 특성을 얻었다. 사용된 인덕터의 Q는 3.5이다.

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Low Power Design of a MIPI Digital D-PHY for the Mobile Signal Interface (모바일 기기 신호 인터페이스용 MIPI 디지털 D-PHY의 저전력 설계)

  • Kim, Yoo-Jin;Kim, Doo-Hwan;Kim, Seok-Man;Cho, Kyoung-Rok
    • The Journal of the Korea Contents Association
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    • v.10 no.12
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    • pp.10-17
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    • 2010
  • In this paper, we design digital D-PHY link chip controling DSI (Display Serial Interface) that meets MIPI (Mobile Industry Processor Interface) standard. The D-PHY supports a high-speed (HS) mode for fast data traffic and a low-power (LP) mode for control transactions. For low power consumption, the unit blocks in digital D-PHY are optionally switched using the clock gating technique. The proposed low power digital D-PHY is simulated and compared with conven tional one about power consumption on each transaction mode. As a result, power consumptions of TX, RX, and total in HS mode decrease 74%, 31%, and 50%, respectively. In LP mode, power reduction rates of TX, RX, and total are 79%, 40%, and 51.5%, separately. We implemented the low power MIPI D-PHY digital chip using $0.13-{\mu}m$ CMOS process under 1.2V supply.

메모리 시스템의 고속 인터페이스 설계 및 측정 기술

  • Jeon, Jeong-Hun
    • Information and Communications Magazine
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    • v.25 no.12
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    • pp.33-40
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    • 2008
  • 멀티코어 프로세서의 등장과 다량의 그래픽 연산을 필요로 하는 모바일 어플리케이션의 등장으로 광대역의 메모리시스템과 이의 저전력 구현의 중요성이 더해지고 있다. 본고에서는 메모리 시스템 인터페이스의 고속 저전력 설계와 측정 기술 개발의 최근 동향에 대해 기술한다. 500GB/s이상의 SoC메모리 대역폭을 실현하기 위해 필요한 기술들과 ${\sim}$mW/Gb/s의 전력 소모를 갖는 저전력 고속 IO설계 방법 등을 소개한다.

Design of a Low-Power Parallel Multiplier Using Low-Swing Technique (저 전압 스윙 기술을 이용한 저 전력 병렬 곱셈기 설계)

  • Kim, Jeong-Beom
    • The KIPS Transactions:PartA
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    • v.14A no.3 s.107
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    • pp.147-150
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    • 2007
  • This paper describes a new low-swing inverter for low power consumption. To reduce a power consumption, an output voltage swing is in the range from 0 to VDD-2VTH. This can be done by the inverter structure that allow a full swing or a swing on its input terminal without leakage current. Using this low-swing voltage technology, we proposed a low-power 16$\times$16 bit parallel multiplier. The proposed circuits are designed with Samsung 0.35$\mu$m standard CMOS process at a 3.3V supply voltage. The validity and effectiveness are verified through the HSPICE simulation.. Compared to the previous works, this circuit can reduce the power consumption rate of 17.3% and the power-delay product of 16.5%.

Compact Design of the Wireless Power Receiving Module for Low-Power Sensor Applications (저전력 센서를 위한 무선 전력 수신 모듈 소형화 설계)

  • Lee, Yongwan;Choi, Taemin;Lee, Seok-Jae;Lim, Jongsik;Ahn, Dal;Han, Sang-Min
    • Proceedings of the KIEE Conference
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    • 2015.07a
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    • pp.1279-1280
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    • 2015
  • 본 논문은 저전력 센서를 위한 무선 전력 수신 시스템을 설계하여 Wake-up 회로에 응용함으로써, 유효 신호의 입사 시에만 동작되는 수신기 시스템을 제안하였다. 제안 된 시스템은 기존 여파기를 DGS(Defected Ground Structure) 형태로 설계하여 소형화에 기여하였으며 여파기는 다이오드에 의해 생성되는 고조파 신호의 제거와 DC 통과의 역할을 수행하게 된다. 설계된 Rectenna의 변활 전력을 이용하여 수신기 시스템 스위치의 온, 오프를 조절함으로써 저전력 센서 수신 시스템의 동작 여부를 평가하였다. 제안된 시스템은 신호 수신 여부에 따른 저 잡음 증폭기와 데이터 복조의 동작 여부로 성능이 평가되었으며 우수한 동작 성능을 나타내었다.

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Designing Circuits for Low Power using Genetic Algorithms (유전자 알고리즘을 이용한 저전력 회로 설계)

  • 김현규;오형철
    • Journal of the Korean Institute of Intelligent Systems
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    • v.10 no.5
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    • pp.478-486
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    • 2000
  • This paper proposes a design method that can minimize the power dissipation of CMOS digital circuits without affecting their optimal operation speeds. The proposed method is based on genetic algorithms(GAs) combined to the retiming technique, a circuit transformation technique of repositioning flip-flops. The proposed design method consists of two phases: the phase of retiming for optimizing clock periods and the phase of GA retiming for minimizing power dissipation. Experimental results using Synopsys Design Analyzer show that the proposed design method can reduce the critical path delay of example circuits by about 30-50% and improve the dynamic power performance of the circuits by about 1.4~18.4%.

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Energy-saving Design Eased on Latched Pass-transistor Adiabatic Logic (래치형 패스 트랜지스터 단열 논리에 기반을 둔 에너지 절약 회로의 설계)

  • 박준영;홍성제;김종
    • Proceedings of the Korean Information Science Society Conference
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    • 2004.10a
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    • pp.556-558
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    • 2004
  • 최근 VLSI 설계 분야에서, 단열 논리는 에너지 효율성이 뛰어난 저전력 설계 기술 중 하나로 각광 받고 있다. 이러한 단열 논리는 기존의 저전력 회로 설계를 위해 사용되었던 CMOS 논리들을 서서히 대체해 나갈 컷으로 기대되고 있다. 하지만 않은 단열 논리들의 제시에도 불구하고, 기존의 CMOS논리들을 단열 논리로 대체하는 기법에 관한 연구는 거의 없는 실정이다. 이 논문에서는 래치형 패스 트랜지스터 단열 논리(LPAL)와 이를 이용한 저전력 설계 기법을 소개하였다. 래치형 패스 트랜지스터 단열 논리는 기존의 단열 논리들이 가지고 있는 단정을 해결하고, 보다 저전력 지향적으로 CMOS논리를 대체 할 수 있다는 장점을 가진다.

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