초록
본 논문에서는 CMOS 디지털 회로상의 플립플롭의 위치를 이동시키는 리타이밍 변환에 유전자 알고리즘을 적용하여 회로의 최적 동작 속도를 유지하면서 전력의 소모를 줄일 수 있는 설계 방법을 제안한다. 제안된 설계 방법은 최적 속도를 구현하는 리타이밍 단계와 유전자 알고리즘이 적용되는 저전력 리타이밍의 두 단계로 이루어진다. 제안된 저전력 리타이밍 설계 도구를 예제 회로의 설계에 적용하고 설계된 회로의 성능을 Synopsys시의 Design Analyzer로 평가한 결과, 임계 경로 지연은 약 30~50% 가량 감소하였으며 동적 전력 소모는 약 1.4~18.4% 가량 감소함을 관찰하였다.
This paper proposes a design method that can minimize the power dissipation of CMOS digital circuits without affecting their optimal operation speeds. The proposed method is based on genetic algorithms(GAs) combined to the retiming technique, a circuit transformation technique of repositioning flip-flops. The proposed design method consists of two phases: the phase of retiming for optimizing clock periods and the phase of GA retiming for minimizing power dissipation. Experimental results using Synopsys Design Analyzer show that the proposed design method can reduce the critical path delay of example circuits by about 30-50% and improve the dynamic power performance of the circuits by about 1.4~18.4%.