Information and Communications Magazine (정보와 통신)

The Korean Institute of Commucations and Information Sciences (한국통신학회)
권호 표지

메모리 시스템의 고속 인터페이스 설계 및 측정 기술

  • Published : 2008.11.25
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Abstract

멀티코어 프로세서의 등장과 다량의 그래픽 연산을 필요로 하는 모바일 어플리케이션의 등장으로 광대역의 메모리시스템과 이의 저전력 구현의 중요성이 더해지고 있다. 본고에서는 메모리 시스템 인터페이스의 고속 저전력 설계와 측정 기술 개발의 최근 동향에 대해 기술한다. 500GB/s이상의 SoC메모리 대역폭을 실현하기 위해 필요한 기술들과 ${\sim}$mW/Gb/s의 전력 소모를 갖는 저전력 고속 IO설계 방법 등을 소개한다.

Keywords

References

  1. S. Woo, 'Memory System Challenges in the Multi- Core Era,' MemCon 2008
  2. J. Chen, F. Ware, 'The Next Generation of Mobile Memory,' MemCon 2008
  3. D. Oh, et. al., 'Study of Signal and Power Integrity Challenges in High-Speed Memory I/O Designs Using Single-Ended Signaling Schemes,' DesignCon 2008
  4. M. R. Stand and W. P. Burleson, 'Bus-invert coding for low-power I/O,' IEEE Transactions on VLSI Systems, vol. 3, No. 1, pp.49-58, Mar. 1995 https://doi.org/10.1109/92.365453
  5. D. Oh, et. al., 'Pseudo-Differential Signaling Scheme Based on 4b/6b/Multiwire Code,' EPEP 2008
  6. S.-J. Bae, et. al., 'A 60nm 6Gb/s/pin GDDR5 Graphics DRAM with Multifaceted Clocking and ISI/SSN-Reduction Techniques,' ISSCC 2008
  7. K. Chang, et. al., 'A 16Gb/s/link, 64GB/s Bidirectional Asymmetric Memory Interface,' VLSI Sym, 2008
  8. J. Chun, et. al., 'A 16Gb/s 65nm CMOS Transceiver for a Memory Interface,' ASSCC 2008
  9. J. Poulton, et. al., 'A 14-mW, 6.25-Gb/s Transceiver in 90-nm CMOS,' JSSC vol.42, No. 12, pp.2745-2757, 2008
  10. A. Chan, et. al., 'Design Consideration for Low- Power High-Performance Mobile Logic and Memory Interfaces,' ASSCC 2008
  11. M. Shin, et. al., 'A 6.4Gbps On-chip Eye Opening Monitor Circuit for Signal Integrity Analysis of High Speed Channel,' EMC Sym, 2008
  12. A. Martin, et. al., '8Gb/s Differential Simultaneous Link with 4mV 9ps Waveform Capture Diagnostic Capability,' ISSCC 2003
  13. Q. Lin, et. al., 'In-situ characterization of high-speed interfaces with on chip measurements,' DesignCon 2008