• 한국정보통신학회논문지
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• 제23권8호
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• pp.966-974
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• 2019

본 연구에서는 저전력 영역에서의 효율을 개선하기 위해 바이패스 구조를 갖춘 2.4GHz CMOS 전력 증폭기를 제안한다. 바이패스 구조를 설계하기 위해, 구동 증폭단의 공통 게이트 트랜지스터를 두 개로 분할하였다. 공통 게이트 트랜지스터 중 하나는 고출력 전력 모드를 위한 전력단을 구동하도록 설계된다. 다른 공통 게이트 트랜지스터는 저출력 전력 모드를 위해 전력단을 바이 패스하도록 설계하였다. 측정 된 최대 출력은 20.35 dBm이며 효율은 12.10 %이다. 11.52 dBm의 측정 된 출력에서 효율은 전력증폭단을 바이 패스함으로써 1.90 %에서 7.00 %로 향상됨을 확인하였다. 측정 결과를 바탕으로 제안 된 바이 패스 구조의 타당성을 성공적으로 검증 하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.526-528
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• 2004

본 논문은 유무선 환경에서 TCP를 이용한 데이터 전송 시 에이젼트를 이용하여 패킷 손실의 원인을 분석, 무선 링크에서 발생한 패킷 손실에 대해서는 혼잡 윈도우 크기를 유지하고, 유선 링크에서 발생한 패킷 손실에 대해서는 지역 재전송을 수행하는 저 전력 전송기법을 제안한다. 제안하는 저 전력 전송기법은 전송 후 WNIC를 저 전력 모드로 전환시킴으로써 WNIC 전력소비를 최소화한다. NS2 시뮬레이션 결과 기존 TCP 보다 무선 링크에서 에러 발생시 67~177(%) 성능향상과 22~44(%) 에너지 감소효과를 보였고, 유선 링크에서 에러 발생시 3~22(%)의 성능 향상과 2~13(%) 에너지 감소 효과를 나타냈다.

• 한국전자통신학회논문지
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• 제11권2호
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• pp.159-164
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• 2016

무선통신시스템은 한정된 에너지를 갖는 배터리를 사용하기 때문에 저전력 회로로 구현되어야 하며, 이를 위하여 주파수와 상관없이 일정한 전력을 나타내는 전류모드 회로가 연구되어왔다. 본 논문에서는 초저전력 동작이 가능하도록 Dynamic Voltage Scaling 전원을 유도하며, 전류모드 신호처리 중 메모리 동작에서 저장된 에너지가 누설되는 Clock-Feedthrough 문제를 최소화하는 전류메모리 회로를 제안한다. $0.35{\mu}m$ 공정의 BSIM3 모델로 Near-threshold 영역의 전원 전압을 사용한 시뮬레이션을 진행한 결과, 1MHz의 스위칭 동작에서 $2{\mu}m$의 메모리 MOS Width, $0.3{\mu}m$의 스위치 MOS Width, $13{\mu}m$의 Dummy MOS Width로 설계할 때, Clock-Feedthrough의 영향을 최소화시킬 수 있었으며 1.2V의 Near-threshold 전원전압에서 소비전력은 $3.7{\mu}W$가 계산되었다.

• 한국항행학회논문지
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• 제14권2호
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• pp.220-226
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• 2010

본 논문에서는 2개의 송 수신 안테나를 갖는 MIMO 통신 시스템을 위한 저전력 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티(spatial diversity, SD) 모드뿐 아니라 공간 다중화(spatial multiplexing, SM) 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 연산 블록의 공유와 MIMO 모드에 따라 구분되는 클럭 신호를 사용하여 하드웨어의 전력 소모량을 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS standard 셀 라이브러리를 사용하여 합성되었다. 전력 소모량은 Synopsys Power CompilerTM을 사용하여 측정되었고, 그 결과 기존의 설계 구조대비 제안된 구조의 경우 최대 85%까지의 평균 소모 전력을 감소시킬 수 있음을 확인할 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (상)
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• pp.635-638
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• 2002

BIST(Built-In Self-Test)를 이용한 테스트 방식은 정상 동작 모드인 회로에 비해 테스트 모드에서 보다 많은 스위칭이 발생하고, 과도한 전력 소모에 의해 회로가 손상을 받을 수 있는 문제점을 갖고 있다. 본 논문은 test-per-clock BIST 구조에서 전력이 제한되어 있을 때 테스트 적용 시간과 총 에너지 소비를 최소화하기 위한 테스트 스케줄링 알고리즘을 제안한다. 제안된 방법은 테스트 세션을 구성함에 있어 각 세션에 포함되는 각 블록의 테스트 시작 시간을 동적으로 결정하여 기존의 알고리즘에 비하여 전력 소모와 전체 테스트 시간을 줄일 수 있다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.486-495
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• 2006

본 논문에서 는 플래쉬 셀을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력 1Kb 동기식 EEPROM을 설계하였다. 저전력 EEPROM을 구현하기 위한 방법으로 다음과 같은 4가지 방법을 제안하였다. 첫째, VDD(=1.5V)와 VDDP(=2.5V)의 이중 전원 공급전압 방식을 사용하였고, 둘째, 동기식 회로 설계에서 클럭(clock) 신호가 계속 클럭킹(clocking)으로 인한 스위칭 전류(switching current)가 흐르는 것을 막기 위해 CKE(Clock Enable) 신호를 사용하였다. 셋째, 읽기 사이클에서 전류 센싱(current sensing) 방식 대신 저전력 소모를 갖는 clocked inverter를 사용한 센싱 방식을 사용하였으며, 넷째, 쓰기 모드시 Voltage-up 변환기(converter) 회로를 사용하여 기준전압 발생기(Reference Voltage Generator)에는 저전압인 VDD를 사용할 수 있도록 하여 전력 소모를 줄일 수가 있었다. $0.25{\mu}m$ EEPROM 공정을 이용하여 칩을 제작하였으며, 1Kb EEPROM을 설계한 결과 읽기 모드와 쓰기 모드 시에 소모되는 전력은 각각 $4.25{\mu}W$와 $25{\mu}W$이고, 레이아웃 면적(layout area)은 $646.3\times657.68{\mu}m^2$이다.

• 한국전자통신학회논문지
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• 제7권5호
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• pp.983-989
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• 2012

IEEE 802.3az LPI 메커니즘은 전송할 데이터가 없을 경우 취침 모드로 천이하여 다수의 컴포넌트들을 저전력 상태를 유지하게 함으로써 에너지 효율성을 향상시킨다. LPI는 소량의 데이터가 주기적으로 전송되는 상황에서는 잦은 전송 모드 변환에 따른 오버헤드 때문에 에너지 효율이 크게 개선되지 못하는 문제점이 있다. 본 논문에서는 전송계층 트래픽 특성 및 네트워크 상태에 따라 LPI 모드 상태 천이를 적응적으로 수행하는 개선된 LPI 메커니즘을 제안한다. 시뮬레이션 방법에 의한 성능 분석을 통해 제안한 메커니즘이 다양한 트래픽 부하에 대해서 기존 방법보다 에너지 효율성을 향상시키는 것으로 나타났다.

• 방송공학회논문지
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• 제10권1호
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• pp.77-82
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• 2005

SoC 환경에서 효과적인 동영상 압축을 지원하기 위한 고집적 움직임 추정기를 제안한다. MPEG-4나 H.263과 같은 이동통신 향동영상압축 표준을 사용할 때, 움직임 보상, 모드 결정, 움직임 벡터 예측 및 차분 벡터 계산 등과 같은 기능은 MCU의 잦은 처리를 필요로 한다. 그러나. 제안한 움직임 추정기는 이러한 기능을 집적함으로써, 동영상 압축을 위한 MCU의 간섭을 최소로 하는 SoC 개발을 가능하게 한다. 또한 제안한 움직임 추정기는 움직임이 없는 배경에 대해서는 움직임 추정을 생략하거나 모드 결정을 통해서 INTRA 모드일 경우 반화소 단위 움직임 추정을 회피하는 기능을 구현함으로써 저전력 소모를 실현한다.

• 대한전자공학회논문지TC
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• 제47권6호
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• pp.1-9
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• 2010

이 논문에서는 시스톨릭 어레이 구조를 갖는 고속/저전력 Extended QRD-RLS 등화기 구조를 제안한다. 기존의 시스톨릭 어레이 구조를 갖는 Extended QRD-RLS 등화기는 입력행렬의 QR분해를 위해서 벡터모드 CORDIC을 사용하여 벡터의 각도를 계산하고, 회전모드 CORDIC에서는 이 각도를 전달받아 벡터를 회전시킨다. 제안된 등화기 구조에서는 벡터모드 CORDIC과 회전모드 CORDIC이 정반대방향으로 회전하는 것을 이용하여 구현 하드웨어의 크기를 현저히 감소시켰다. 이와 더불어 제안구조에서는 벡터모드 CORDIC과 회전모드 CORDIC을 동시에 동작함으로써 계산시간을 1/2로 감소시킬 수 있었다. 제안구조의 HDL 코딩과 칩 설계를 통하여 기존의 시스톨릭 어레이 구조와 비교하여 23.8%의 구현면적 감소를 확인하였다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.61-70
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• 2004

뉴럴 네트워크는 동작 모드를 학습과 인지 과정으로 구분할 수 있다. 학습은 다양한 입력 패턴에 대하여 학습자가 원하는 결과값을 얻을 때까지 결합계수를 업데이트하는 과정이고, 인지는 학습을 통해 결정된 결합계수와 입력 패턴과의 연산을 수행하는 과정이다. 기존의 내적연산 프로세서는 처리 속도를 개선하고 하드웨어 복잡도를 줄이는 다양한 구조가 연구되었지만 뉴럴 네트워크의 학습과 인지모드에 대한 차별화된 구조는 없었다. 이를 위해, 본 논문에서는 재구성 가능한 뉴럴 네트워크 구현을 위한 새로운 저전력 내적연산 프로세서 구조를 제안한다. 제안한 구조는 학습모드에서 기존의 비트-시리얼 내적연산 프로세서와 같이 동작을 하여, 비트-레벨의 타른 처리 및 하드웨어 구현에 적합하고 높은 수준의 파이프라인 적용이 가능하다는 장점을 가진다. 또한, 인지모드에서는 고정된 결합계수에 따라 연산을 수행할 활성화 유닛을 최소화시킴으로서 전력 소비를 줄일 수 있다. 시뮬레이션 결과 활성화 유닛은 결합계수에 의존적이기는 하지만 50% 내외까지 줄일 수 있음을 확인하였다.