• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.1105-1108
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• 1998

본 논문은 VSB 전송방식의 HDTV 수신기에 입력되는 신호의 위상잡음 및 이득오차를 없애주는 위상 추적 루프를 설계하였다. 위상 추적 루프는 VSB 신호가 가지는 신호점과 입력된 I 채널의 표본화된 데이터를 이용하여 신호점들의 Q 채널 성분을 추정한 다음 복소곱셈기를 이용하여 입력신호와 곱합으로써 위상의 에러값을 보상하는 구조로 되어 잇다. 위상오차를 검출하는 알고리즘으로 시그늄 함수를 이용함으로써 하드웨어의 부담을 줄이면서 넓은 선형영역을 가질 수 있게 되어 우수한 추적 성능을 가지는 위상 추적 루프를 구현하였고 소프트웨어 심류레이션을 통하여 제시한 알고리즘의 효율성을 입증한 후 ASIC으로 구현하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 1995.06a
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• pp.41-50
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• 1995

본 논문은 이동DAB(mobile digital audio broadcasting)를 위한 새로운 위상보상형 PSK 디지털 위상변복조방식 (phase compensated-phase shift keying : PC-PSK)을 연구한 것이다. PC-PSK는 송신기 및 수신기 안테나의 흔들림, 위상이 불안정한 채널특성 및 증폭기의 비선형적인 AM/PM 특성 등으로 인하여 위상오류가 발생하여 환경에 대해 우수한 견실성(robustness)를 가진다. 일종의 시간다이버스티 방식에 의한 벡타 합성의 PC-PSK는 최대 $+90^{\circ}$ 사이의 위상오류를 보상한다. 컴퓨터 시뮬레이션을 통하여 제안된 본 방식이 QPSK에 비해 우수한 위상오류 보상특성이 있음을 확인하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2019.11a
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• pp.217-218
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• 2019

홀로그램을 재생하기 위한 SLM(Spaital Light Modulator)에서 홀로그램의 실수 정보 혹은 위상 정보를 사용한다. 본 논문에서는 홀로그램의 위상 정보를 효율적으로 압축하기 위한 방식을 제안한다. 홀로그램 압축 표준 코덱 개발에서는 표준 코덱을 기점으로 전후처리를 이용하여 압축효율의 개선 시키는 연구를 진행 중이다. 위상 정보는 -𝜋에서 +𝜋의 제한된 동적 범위를 가진다. 이는 위상 정보 사이의 공간적인 상관도를 낮추며 압축효율을 크게 떨어뜨리는 요인이 된다. 위상 펼침 기법을 이용하여 위상 정보 간의 공간적인 상관도를 확보한다. 공간적인 상관도가 확보된 위상 정보에 JPEG2000 표준 코덱의 입력을 고려하여 양자화한 뒤 압축 후 복원하고 효율을 분석한다.

• The Proceeding of the Korean Institute of Electromagnetic Engineering and Science
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• v.6 no.2
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• pp.3-10
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• 1995

In this paper, the phase shifter using the p-i-n diode is designed and analyze. The large phase shift can be achieved by the swithched-line and the hybrid branch line phase shifter, however the small phase shift can be achieved by the loaded-line phase shifter, according to the bias state of the p-i-n niode. The results of the experiment agree with those of computer simulation at the center frequency.

• Proceedings of the IEEK Conference
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• 2001.06a
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• pp.197-200
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• 2001

본 논문에서는 병렬귀환 유전체 발진기를 P-HEMT 게이트단의 바이어스 진압을 제어시켜 안정된 위상동기신호가 나타나도록 P-HEMT 게이트 바이어스 튜닝에 의한 Ku-band 고안정 위상동기 마이크로파 발진기를 설계하였다. 위상동기방식은 외부에서 제공되는 125MHz의 기준주파수를 SRD로 체배시켜 하모닉 신호를 이용한 마이크로파 샘플링 위상검파 방식으로 설계하였으며, 고안정 특성과 저위상잡음을 나타내는 위상동기 마이크로파 발진기(phase locked microwave oscillator)를 바랙터 다이오드를 사용하지 않고 P-HEMT의 게이트단을 동조시키는 방식으로 위상동기 발진기를 설계하고 게이트 바이어스에 따른 위상잡음 관계를 분석하였다

• Information and Communications Magazine
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• v.10 no.5
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• pp.53-70
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• 1993

위상 복원 문제는 어떤 신호의 푸리에 변환의 크기로부터 푸리에 위상, 또는 그 신호 자체를 구하는 문제로서 신호처리, 천문학, X-선 결정학, 전자현미경학, 광학, synthetic aperture radar 등과 같은 많은 물리학의 분야에서 일어난다. 일반적으로, 이 위상 복원 문제는 유일한 해를 갖지 않기 때문에, 이 문제를 풀기 위하여 사전 정보로 주어지는 원하는 신호의 성질을 제한조건으로 주어 이 문제가 유일한 해를 갖도록 한 뒤 이 원하는 신호를 구하는 방법을 사용해왔다. 이 논문에서는 위상 복원 문제를 소개하고, 이 문제의 중요성, 기본 이론 등을 알아보고, 지금까지 제안이 되었던 방법들을 분야별로 묶어 신호처리의 관점에서 소개한다. 먼저 수학적인 기초에 대하여 소개하고, 푸리에 변환의 크기를 보존하는 변환들에 대하여 알아본 뒤, 위상 복원 문제를 풀기 위하여 제안이 되었던 방법들을 1)하나의 푸리에 변환의 크기가 주어졌을 때의 위상 복원, 2)더해지는 기준 신호가 있을 때의 위상 복원, 3)곱해지는 신호(윈도우)를 이용한 위상 복원으로 나누어 소개한다.

• Proceedings of the Korean Nuclear Society Conference
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• 1996.05d
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• pp.380-385
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• 1996

우리나라와 같이 강진의 발생이 거의 없는 지역에서, 가까운 장래에 예상되는 지진동 파형을 추정하는 기법으로서는 설계응답스펙트럼에 위상정보를 가미하는 모의지진동에 의한 작성방법을 흔히 사용하고 있으며, 이에 사용되는 위상스펙트럼의 특성을 랜덤으로 가정하는 경우가 대부분이다. 그러나 본 논문에서는 우리들이 일반적으로 랜덤으로 취급하는 위상스펙트럼에도 지진의 특성이 반영되어 있을 것이라는 가정하에 위상차분의 특성과 포락파형의 상관관계를 도출하고 위상차분을 고려한 모의지진동 작성방법을 제안하였다. 지진파형의 포락곡선을 확률분포로 사용하여 계산한 위상차분스펙트럼의 형상은 지진파형의 포락곡선과 거의 유사함을 확인하였고, 지금까지는 랜덤으로 취급한 위상스펙트럼에 물리적인 의미를 부여하는 계기가 되었다. 그러므로 앞으로 한반도에서 지진관측자료가 축적되어 한반도에서의 특징적인 위상차분스펙트럼이 정의된다면 우리나라의 지형조건이 고려된 진일보된 설계지진동을 작성할 수 있을 것이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.12
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• pp.2716-2724
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• 2012

In this paper, a Phase Difference-to-Voltage Converter (PDVC) has been introduced into a conventional fractional-N PLL to suppress fractional spurs. The PDVC controls charge pump current depending on the phase difference of two input signals to phase frequency detector. The charge pump current decreases as the phase difference of two input signals increase. It results in the reduction of fractional spurs in the proposed fractional-N PLL. The proposed fractional-N PLL with PDVC has been designed based on a 1.8V $0.18{\mu}m$ CMOS process and proved by HSPICE simulation.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.11
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• pp.2378-2384
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• 2009

A novel phase-locked loop(PLL) architecture of sub-micron locking time has been proposed. Input frequency is multiplied by using a delay-locked loop(DLL). The input frequency of a PLL is multiplied while the PLL is out of lock. The multiplied input frequency makes the PLL having a wider loop bandwidth. It has been simulated with a $0.18{\mu}m$ 1.8V CMOS process. The simulated locking time is $0.9{\mu}s$ at 162.5MHz and 2.6GHz, input and output frequency, respectively.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.6 no.2
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• pp.151-158
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• 2002

In this paper, Phase locked microwave oscillator having the low phase noise and high stability for digital MMDS down converter was designed. we have been analyzed the low phase noise properties by the active device nonlinear equivalent circuits and derived the necessary and sufficient conditions for high stable voltage control oscillator. And it is applied to phase locked loop, we design the phase locked microwave oscillator of frequency synthesizer. Experimental results of designed phase locked oscillator shows -85dBc/Hz @ 10KHz phase noise properties and simulation result is -90Bc/Hz @ 10kHz respectively we shows that proposed low phase noise and stable conditions of phase locked microwave oscillator can be applied to design the high stable digital MMDS frequency synthesizer.