• 대한임베디드공학회논문지
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• 제5권1호
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• pp.1-6
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• 2010

본 논문에서는 네트워크 온 칩(NoC: network on chip) 구조에서의 내부 데이터 통신의 성능을 최적화 할 수 있는 새로운 온 칩 네트워크 인터페이스 구조를 제안하였다. 제안하는 NoC 구조는 기본적으로 하드웨어 면적을 줄이기 위하여 XY 라우팅 알고리듬을 기반으로 구현되었으며, 전달되는 패킷의 크기 또는 플릿의 개수를 최소화하기 위하여 Golomb-Rice 인코딩/디코딩 알고리듬에 기반을 둔 하드웨어 압축기/해제기를 이용하여 통신되는 데이터의 양을 크게 줄임으로써 네트워크 지연시간을 최소화 할 수 있는 새로운 구조를 제안하였다. 즉 전송될 데이터는 전송자(sender)의 네트워크 인터페이스에서 내장된 하드웨어 인코더를 통해 압축된 형태로 패킷의 개수를 최소화하여 온 칩 네트워크상의 데이터를 업로드하게 된다. 이러한 압축된 데이터가 리시버(receiver)에 도착하면, 하드웨어 디코더를 통해서 원래의 데이터로 복원된다. 사이클 수준의 시뮬레이터를 통하여 제안된 라우터 구조가 온 칩 시스템의 네트워크 지연시간을 크게 줄일 수 있음을 증명하였다.

• 한국정보과학회논문지:시스템및이론
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• 제35권3호
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• pp.120-132
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• 2008

네트워크-온-칩은 미래 시스템-온-칩 제품을 위한 실용적인 개발 플랫폼으로서 부각되고 있다. 우리는 전압 조절이 가능한 회선을 가진 네트워크-온-칩에서 태스크간 통신으로 인한 전력 소모를 최소화하기 위한 정적 알고리즘을 제시한다. 최적의 통신 속도를 찾기 위해 제시된 (유전자 알고리즘에 기반한) 기법은 네트워크 망 구조, 태스크 할당, 타일 매핑, 라우팅 경로 할당, 태스크 스케줄링과 회선 속도할당을 포함한다. 제시된 설계 기법은 기존의 기법과 비교하여 평균 28%까지 전력 소비를 감소시킬 수 있다는 것을 실험 결과는 보여 준다.

• 전자공학회논문지
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• 제51권11호
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• pp.83-93
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• 2014

최근 수년간 전기적 상호 연결 (electrical interconnect, EI) 기반 네트워크-온-칩 (Network-on-Chip, NoC) 에 대한 연구가 활발히 진행되고 있는 가운데, 궁극적으로 금속 배선은 대역폭, 응답 시간(latency), 전력 소모 등에서 물리적 한계에 직면할 것으로 예상된다. 실리콘 포토닉스(silicon photonics) 기술 발전으로 광학적 상호 연결(optical interconnect, OI)을 결합한 하이브리드 광학 네트워크-온-칩(Hybrid Optical NoC, HONoC)이 이러한 문제를 극복하기 위한 유망한 해결책으로 부각되고 있다. 한편 시스템-온-칩(System-on-Chip, SoC)은 높은 에너지 효율을 위하여 이기종 멀티 코어(Heterogeneous multi-core)로 구성되고 있어서 정형화된 토폴로지 기반 NoC 아키텍처의 확장이 필요하다. 본 논문에서는 타깃 애플리케이션 트래픽 특성을 고려한 에너지 및 응답 시간 최적화 하이브리드 광학 네트워크-온-칩의 토폴로지 설계 기법을 제안한다. 유전자 알고리즘을 이용하여 구현하였고, 실험 결과 평균 전력손실은 13.84%, 평균 응답 시간은 28.14% 각각 감소하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.754-766
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• 2010

무선 통신 프로토콜에서 하위 계층을 담당하는 부분은 네트워크 디바이스이다. 네트워크 디바이스는 하드웨어/소프트웨어로 구성되기 때문에 시스템-온-칩 시뮬레이터를 이용하여 설계할 수 있다. 하지만 네트워크 디바이스는 다양한 상위 계층 통신 프로토콜과 상호 동작하기 때문에 시스템-온-칩 시뮬레이터뿐 아니라 네트워크 시뮬레이터의 지원이 필요하다. 그러므로 이 두개의 시뮬레이터를 결합하면, 이러한 요구를 만족하는 네트워크 디바이스의 개 발 환경이 될 수 있다. 본 논문에서는 이러한 환경을 제공하는 통합 시뮬레이터를 제안한다. 제안하는 통합 시뮬레이터는, 통합으로 인한 성능 저하가 발생하지 않는다. 또한, 각 시뮬레이터의 커널 구현에 독립적이므로 통합이 용이하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.174-177
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• 2016

네트워크-온-칩 (Network-on-Chip, NoC)에서 임계경로 문제를 개선하기 위해 라우터에 라디오 주파수 (RF) 모듈을 집적하는 무선 네트워크-온-칩(Wireless Network-on-Chip, WNoC)은 코어와 무선 인터페이스 라우터 (Wireless Interface Router, WIR)의 매핑 정보에 따라 통신량이 많은 코어간의 임계경로가 변화하여 지연시간에 악영향을 줄 수 있다. 본 논문에서는 코어들이 서브넷을 구성하는 small world 구조 WNoC에서 지연시간을 최적화하기 위해 코어 간의 통신량을 고려한 유전알고리즘(Genetic Algorithm, GA) 기반 코어 및 WIR의 매핑 기법을 제안하였다. 제안한 기법이 통신량이 많은 코어간의 임계경로를 최적화할 수 있도록 하였다. 모의실험 결과를 통해 무작위 매핑과 비교하여 제안하는 기법이 $4{\times}4$ 메시 기반 small world 구조에서 지연시간을 평균 33% 감소시키는 것을 확인하였다.

• 전자공학회논문지
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• 제50권11호
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• pp.108-116
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• 2013

네트워크 온 칩(Network on Chip)의 라우터에서 사용되는 입력버퍼는 온 칩 네트워크 플로우 컨트롤 및 가상채널 구성을 통해 네트워크의 성능을 좌우하는 중요한 요소이다. 하지만 네트워크 크기 증가에 따른 입력버퍼의 면적 및 전력 소모 증가 문제가 심화됨에 따라 입력버퍼를 제거한 버퍼리스 디플렉션(Bufferless Deflection) 라우팅 기법이 등장하였다. 그러나 버퍼리스 디플렉션 라우터는 통신량이 많은 네트워크에서 성능이 급격히 감소하기 때문에 이를 해결하기 위해 소량의 사이드 버퍼(side buffer)와 디플렉션 라우팅 기법을 결합하는 연구들이 등장하였다. 이러한 기법들은 전송시간 등에 의한 단순 우선순위에 따라 출력 포트에 할당할 데이터를 결정하는 방식을 사용함으로 인해 출력포트에서의 패킷 충돌이 빈번해져 네트워크의 성능을 제한한다. 본 논문에서는 데이터의 위치 정보를 이용한 변형된 디플렉션 라우팅 기법을 제안하고 이에 부합하는 라우터 구조를 제시하였다. 모의실험 결과 제안한 방식은 기존의 사이드 버퍼를 사용하는 디플렉션 라우터에 비해 3%의 면적이 증가하지만 처리량이 12% 향상되었다.

• 정보과학회지
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• 제32권5호
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• pp.34-41
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• 2014

• 한국정보통신학회논문지
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• 제6권3호
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• pp.410-415
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• 2002

본 논문에서는 ISDN 망에서 통신 단말용으로 구현된 시스템-온-칩과 이 칩을 활용하여 설계 제작된 ISDN 단말에 관해 기술한다. ISDN 단말의 여러 가지 기능이 통합되어 구현된 본 논문의 ISDN 시스템-온-칩은 32비트 ARM7TDMI RISC 코아 프로세서부, 네트워크 인터페이스를 위해 ISDN S/T-정합부, 각종 톤 발생과 음성 신호를 PCM 데이터로 변환하기 위한 음성 코덱부 및 user와 인터페이스를 위한 PC 정합부로 구성되어 있다. 또한 이 칩을 활용하여 ISDN 통신단말을 구성하기 위한 소프트웨어 구조와 및 서비스절차 에 대해 기술하며, 끝으로 구현된 통신단말의 구조에 관해 살펴본다.

• 전자공학회논문지
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• 제53권4호
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• pp.68-75
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• 2016

다중 프로세서 시스템-온-칩(Multi-Processor SoC, MPSoC)에서의 코어 및 IP 개수 증가 추세에 따라 병렬처리와 확장성에 유리한 인터커넥션 구조인 네트워크-온-칩(Network-on-Chip, NoC)이 등장하였다. 하지만 기존 IP를 재활용하기 위해서는 버스 프로토콜과 호환가능한 NoC에서의 지연시간을 최적화하기 위한 연구가 필요하다. 본 논문에서는 버스 프로토콜 호환 가능한 NoC 설계 시, 버스 프로토콜에서 특성이 다른 다수의 트랜잭션 단계에서 유발되는 홉 수와 경로 충돌의 대립관계로 인해 지연시간이 증가하는 문제를 주소 및 데이터 네트워크로 분리 설계함으로써 해결하였다. 모의실험으로 벤치마크 어플리케이션과 무작위 생성한 어플리케이션에서의 실험 결과를 통해 Mesh구조와 TopGen의 비정형 토폴로지와 비교했을 때, 평균 지연시간은 19.46% 및 실행시간은 10.55% 감소하였다.