Genetic Algorithm-based Hardware Resource Mapping Technique for the latency optimization in Wireless Network-on-Chip

무선 네트워크-온-칩에서 지연시간 최적화를 위한 유전알고리즘 기반 하드웨어 자원의 매핑 기법

Wireless network-on-chip (WNoC) can alleviate critical path problem of existing typical NoCs by integrating radio-frequency module on router. In this paper, core-connection-aware genetic algorithm-based core and WIR mapping methodology at small world WNoC is presented. The methodology could optimize the critical path between cores with heavy communication. The 33% of average latency improvement is achieved compared to random mapping methodology.

네트워크-온-칩 (Network-on-Chip, NoC)에서 임계경로 문제를 개선하기 위해 라우터에 라디오 주파수 (RF) 모듈을 집적하는 무선 네트워크-온-칩(Wireless Network-on-Chip, WNoC)은 코어와 무선 인터페이스 라우터 (Wireless Interface Router, WIR)의 매핑 정보에 따라 통신량이 많은 코어간의 임계경로가 변화하여 지연시간에 악영향을 줄 수 있다. 본 논문에서는 코어들이 서브넷을 구성하는 small world 구조 WNoC에서 지연시간을 최적화하기 위해 코어 간의 통신량을 고려한 유전알고리즘(Genetic Algorithm, GA) 기반 코어 및 WIR의 매핑 기법을 제안하였다. 제안한 기법이 통신량이 많은 코어간의 임계경로를 최적화할 수 있도록 하였다. 모의실험 결과를 통해 무작위 매핑과 비교하여 제안하는 기법이 $4{\times}4$ 메시 기반 small world 구조에서 지연시간을 평균 33% 감소시키는 것을 확인하였다.