• 한국정보통신학회논문지
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• 제18권3호
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• pp.643-650
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• 2014

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기 하드웨어를 구현한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 벡터링 모드를 이용하여 아크탄젠트 연산을 수행하며, 처리량과 속도를 늘리기 위해 잉여 이진 수체계와 파이프라인 구조를 적용하였다. 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였으며, MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였다. TSMC $0.18-{\mu}m$ CMOS 공정으로 테스트 칩을 제작하였으며, 테스트 결과 정상 동작함을 확인하였다. 약 82,000 게이트로 구현되었고, 400MHz@1.8V로 동작하여 400 MS/s의 연산 성능을 갖는 것으로 평가되었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권4호
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• pp.430-441
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• 2002

비디오 객체 분할은 MPEG-4와 같은 객체기반 비디오 코딩을 위한 중요한 구성 요소이다. 본논문은 비디오 시퀸스에서 움직임 객체 분할을 위한 새로운 알고리즘과 VOP(Video Object Plane)추출 방법을 소개한다. 본 논문의 핵심은 시간적으로 변하는 움직임 객체 에지와 공간적 객체 에지 검출 결과를 효율적으로 조합하여 정확한 객체 경계를 추출하는 것이다. 이후 추출된 에지를 통하여 VOP를 생성한다. 본 알고리즘은 첫 번째 프레임을 기준영상으로 설정한 후 두 개의 연속된 프레임 사이의 움직임 픽셀 차이 값으로부터 시작된다. 차이영상을 추출한 후 차이영상에 Canny 에지 연산과 수리형태 녹임 연산(erosion)을 적용하고, 다음 프레임의 영상에 Canny 에지 연산과 수리형태 녹임 연산을 적용하여 두 프레임 사이의 에지 비교를 통하여 정확한 움직임 객체 경계를 추출한다. 이 과정에서 수리형태학 녹임 연산은 잘못된 객체 에지의 검출을 방지하는 작용을 한다. 두 영상 사이의 정확한 움직임 객체 에지(moving object edge)는 에지 크기를 조절하여 생성한다. 본 알고리즘은 픽셀 범위까지 고려한 정화한 객체의 경계를 얻음으로서 매우 쉬운 구현과 빠른 객체 추출을 보였다.

• 융합신호처리학회논문지
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• 제5권2호
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• pp.126-131
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• 2004

전역 탐색 알고리즘은 탐색영역이 증가하는 경우 연산량이 급증하게 되어 처리 시간이 길어지고 하드웨어 복잡도가 증가한다. 고속 탐색 알고리즘 및 기존의 이진 연산 알고리즘은 연산량 및 처리시간을 대폭 줄일 수 있지만 전역 탐색 알고리즘에 비하여 성능이 떨어지는 단점이 있다. 따라서 본 논문에서는 하드웨어 구현이 용이하고 움직임 추정을 고속으로 수행 할 수 있는 새로운 BCBM(Bit Converted Boolean Matching)알고리즘을 제안한다. BCBM 알고리즘은 움직임 추정 시 필요한 연산을 이진 연산으로만 수행하면서 전역 탐색에 근접한 성능을 나타낸다. 움직임 추정 성능은 CIF 포맷의 영상 100프레임을 이용하여 분석하였다. BCBM 알고리즘의 PSNR 성능은 전역 탐색 알고리즘보다 약 0.08㏈ 떨어지지만, 고속 탐색 알고리즘 및 기존의 이진 연산 알고리즘 보다 0.96∼2.02㏈ 정도 우수함을 실험을 통해 확인하였다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.233-239
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• 2001

ADSL G.LITE 모뎀이 수행하는 주파수 영역의 연산과정에서 하향링크에 대한 FET 과정과 FEQ 과정은 가장 많은 연산량을 차지하는 부분이며, 이를 효율적으로 구현하기 위한 연구들이 수행되었다. 기존의 연구는 ADSL G.DMT 방식에 적합한 시스템으로서 G.LITE에 그대로 적용하기에는 부적합하다. 본 논문에서는 주파수 영역의 연산과정을 분석하고, 하드웨어 자원 할당에 따른 시스템의 효율성을 분석하여 G.LITE 방식에 적합한 프로세서의 구조를 제안하였다. 제안된 프로세서는 1개의 실수 곱셈기와 2개의 실수 덧셈기를 병렬로 연결한 구조를 가지며, 파이프라인 형태 및 병렬연산 형태의 작업 스케쥴링을 통해 효율적으로 연산을 수행할 수 있도록 설계되었다. 제안된 프로세서는 Kiss가 제안한 ALU 구조나 Wang이 제안한 FFT/IFFT 프로세서 구조에 비해 적은 하드웨어 자원을 이용하여 연산과정을 효율적으로 수행함으로서 G.LITE 시스템에 적합한 구조를 갖는다.

• 한국정보통신학회논문지
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• 제17권12호
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• pp.2921-2926
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• 2013

본 논문에서 제안된 십진 부동소수점 연산 장치(decimal floating-point arithmetic unit, DFP)는 L.K.Wang에 의해 제안된 십진 부동소수점 유닛을 기반으로 하여 데이터의 병렬 처리를 통해 동일한 크기의 지수를 갖는 두 오퍼랜드의 가수 영역의 고속 연산을 지원하도록 재설계 하였다. 제안된 십진 부동소수점 연산 장치는 Xilinx ISE를 이용하여 xc2vp30-7ff896 타겟 디바이스로 합성하였으며 (주)시스템센트로이드의 Flowrian을 통해 시뮬레이션 검증하였다. 제안된 방식은 L.K.Wang에 의해 제안된 설계 방식 및 참고문헌 [6]의 설계 방식과 비교하여 동일한 입력 데이터를 이용하여 시뮬레이션 검증한 결과, L.K.Wang 방식보다 약 8.4%, 참고문헌 [6]의 방식보다 약 3% 정도의 처리 속도가 향상되었다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.169-177
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• 전자공학회논문지
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• 제52권4호
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• pp.115-124
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• 2015

본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안을 제안하고 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 부분 곱을 생성해 지연시간을 감소시킨다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다. 제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 제안한 곱셈기는 기존의 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소함을 보였다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.

• 한국정보통신학회논문지
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• 제12권1호
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• pp.65-70
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• 2008

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA프로세서는 기본 워드를 128비트로 하고 곱셈 곁과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트${\times}$32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적 곱셈 연산기를 구현하였다. 구현된 누적 곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다

• 한국정보전자통신기술학회논문지
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• 제12권3호
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• pp.186-191
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• 2019

본 논문은 고속 특징추출 알고리즘의 구현 방법을 제안한다. 제안하는 방법은 블록 유형 분류 알고리즘을 기반으로, 블록 유형 분류 알고리즘 적용 시, 영상 특징 정보가 발생하지 않는 스무스 블록에서 연산을 생략하여 영상 특징 검출에 필요한 연산시간을 감소시킬 수 있다. 200장의 표준 테스트 이미지를 활용해 매크로 블록의 크기를 $64{\times}64$로 나누어 스무스 블록의 발생 빈도를 측정한 결과 전체의 29.5%만큼 발생하는 것을 정량적으로 확인했다. 이 의미는 다양한 영상 정보를 포함하고 있는 표준 테스트 이미지 내에서는 29.5%에 해당하는 만큼 연산의 복잡도를 감소시킬 수 있다는 의미를 나타낸다. 제안된 방법을 케니 윤곽선 검출 알고리즘에 적용하면 이차원 미분 필터, 그라디언트 크기 및 방향 연산, 비최대 억제, 적응형 임계값 연산, 히스테리시스 임계 처리와 같은 총 다섯 단계의 영상처리에 필요한 지연시간을 완전히 제거할 수 있다. 이와 같은 방법으로 다양한 특징 검출 알고리즘에 블록 유형 구분 알고리즘을 적용해, 연산에 필요한 시간을 감소할 수 있을 것을 기대한다.

• 한국지리정보학회지
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• 제21권4호
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• pp.119-131
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• 2018

휴대용 기기와 다양한 위치 기반 서비스의 확산으로 공간데이터의 양적 팽창이 가속화됨에 따라 대용량의 공간데이터를 효율적으로 다룰 수 있는 기술의 중요성이 점차 커지고 있다. 클라우드 컴퓨팅은 인터넷을 통해 스토리지, 메모리, 애플리케이션 등 다양한 전산 자원을 공유할 수 있는 서비스 환경으로, 최근 이를 활용해 대용량의 공간데이터를 처리, 분석하는 방법과 그 필요성에 관한 연구가 활발히 수행되어 왔다. 그러나 아직까지 대용량 공간데이터의 분석에 클라우드 컴퓨팅 플랫폼을 활용했을 때 어느 정도의 성능 향상을 기대할 수 있는지에 대한 실증적 연구는 비교적 많이 이루어지지 않았으며, 본 연구의 목표는 이러한 논의의 공백을 채우는 것이다. 이를 위해 연구에서는 클라우드 컴퓨팅 플랫폼에서 병렬 연산을 사용했을 때 모란지수와 지리가중회귀분석의 연산 속도가 어느 정도 향상되는지 살펴보았으며, 그 결과를 통해 클라우드 컴퓨팅을 활용한 공간분석의 효율성을 평가하였다. 실험 결과, 중앙처리장치의 클록 수가 더 높은 로컬 컴퓨터에 비해 병렬 연산에 적합한 환경을 갖춘 공용 클라우드 컴퓨팅 플랫폼에서 좀 더 효율적인 연산이 가능했으며, 데이터의 규모가 클수록 격차가 더욱 크게 나타났다.