• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2009년도 춘계학술발표논문집
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• pp.255-258
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• 2009

최근 EDA 툴의 기술적인 향상과 반도체 공정의 발달로 IC 설계자들은 RISC 프로세서, DSP 프로세서, 메모리 등 많은 IP가 하나로 집적되는 SoC구조가 가능해졌다. 하지만 기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가진다. 이러한 문제점은 SoC 내부의 IP들이 많을수록 SoC 플랫폼의 전체 성능이 저하되어, CPU 자체의 속도보다는 효율적인 통신에 의해 성능이 좌우된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 성능을 향상시키기 위하여 크로스바 스위치버스 구조를 제안한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스 구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상됨을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2006년도 춘계학술발표대회
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• pp.1175-1178
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• 2006

반도체 공정 자동화를 위해 SEMI에서 제창한 표준 규약인 SECS Protocol은 메시지 전송을 위한 규약인 SECS-I과 HSMS, 실제 통신되는 메시지에 대한 규약인 SECS-II로 구성된다. 하지만 SECS-I에서는 통신속도가 느리고, 근거리 통신만 가능하고, 호스트 컴퓨터와 설비간의 연결이 1:1로 이루어져야 하는 등 여러 가지 문제점도 있고 요즘에는 TCP/IP 기반의 HSMS Protocol 장비가 나오기 때문에 SECS-I을 HSMS로 변환시켜 주는 장치가 필요하다. 본 논문에서는 SECS-I 지원용으로 제작된 설비라도 HSMS를 지원할 수 있도록 하여 HSMS가 갖는 여러 가지 장점을 갖도록 하는 SECS-I/HSMS 변환방법에 관해 살펴본다.

• 대한기계학회논문집A
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• 제29권1호
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• pp.96-106
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• 2005

An integrated single-wafer processing tool, composed of multiple single wafer processing modules, transfer robots, and load locks, has complex routing sequences, and often has critical post-processing residency constraints. Scheduling of these tools is an intricate problem, and testing schedulers with actual tools requires too much time and cost. The Single Wafer Processor (SWP) simulator presented in this paper is to validate an on-line scheduler, and evaluate performance of integrated single-wafer processing tools before the scheduler is actually deployed into real systems. The data transfer between the scheduler and the simulator is carried out with TCP/IP communication using messages and files. The developed simulator consists of six modules, i.e., GUI (Graphic User Interface), emulators, execution system, module managers, analyzer, and 3D animator. The overall framework is built using Microsoft Visual C++, and the animator is embodied using OpenGL API (Application Programming Interface).

• EDISON SW 활용 경진대회 논문집
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• 제3회(2014년)
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• pp.467-471
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• 2014

유기 반도체 물질로서 활발히 연구되고 있는 CuPC의 기체 및 고체상에 대한 전자구조 분석을 진행하였다. CuPC는 기체상에서는 4 eV 이상의 큰 HOMO-LUMO gap을 가지고 있지만 고체가 되면 ~2 eV 정도의 gap을 나타내게 된다는 것을 밝혔다. 특히 GW 계산을 이용하여 고체에서 전자의 screening 효과는 IP와 EA를 기체에 비해 상당히 변화시킨다는 것을 알아냈고 이는 CuPC와 같은 유기 분자로 이루어진 고체의 전자구조 결정에 polarizable medium을 잘 기술하는 것이 중요한 역할을 한다는 것을 발견하였다.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.712-720
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• 2001

인터넷의 확산, 이동 통신기기의 급속한 보급으로 말미암아 가전업계는 소형의 다기능의 시스템을 필요로 하고 있고, 이를 위하여 반도체 업계에 고기능, 다기능, 초소형의 시스템용의 칩을 요구하고 있다. 지수 함수적 증가하는 기능의 요구는 반도체 설계 능력을 넘어 선지 이미 오래 전이고 이를 극복하기 위하여서 반도체 업계는 여러 가지 방안을 제시하고 있다. 그러나, 이미 그 차이를 따라 잡기는 포기한 상태이고 이 갭을 줄이고자 하는 방안을 모색 중이다. 그 방안은 SoC(System On a Chip), 설계 재활용(Design Reuse)등의 개념을 활용하고 있다. 설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual Property)의 표준화와 더불어 레이아웃 자동이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐패시터를 표현함으로써, 반도체 지적소유권 의 하나의 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 확장하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다.된 primer는 V. fluvialis에 종 특이성이 있으며 여러 Vibrio종으로부터 빠른 검출이 가능함을 확인하였다.로부터 빠른 검출이 가능함을 확인하였다.TEX>$^{-1}$에서는 16~20일, 30 $\mu\textrm{g}$ L$^{-1}$에서는 9~15일, 60~100 $\mu\textrm{g}$ L$^{-1}$에서는 5~9일에 걸쳐 나타났다 고농도인 60~100 $\mu\textrm{g}$ L$^{-1}$ 에서 처리 개체 중에 10% 미만이 살아있는 번데기 상태로 관찰되었다. 또한 10 $\mu\textrm{g}$ L$^{-1}$에서는 16~20 일로 비처리(l1~15일)에 비해 발생지연이 나타났다. 우화에 성공한 개체들의 암컷과 수컷의 비율에는 차이가 없었다. 번데기 상태로 치사된 시기는 비처리 시에는 13~16일 동안에 집중적으로 나타났으며 10 $\mu\textrm{g}$ L$^{-1}$에서는 6~23일로 넓은 분포를 보여 발생지연이 반영되었다. 30 $\mu\textrm{g}$ L$^{-1}$처리에서는 13~16일, 60~100 $\mu\textrm{g}$ L$^{-1}$처리에서는 6~16일 동안에 치사되는 것으로 나타났다.species and seed production for their use on smaller scale and more costly but more effective results. The use of

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.742-750
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• 2018

본 논문에서는 $0.13{\mu}m$ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 $82{\AA}$에서 5V MOS 소자의 gate oxide 두께인 $125{\AA}$을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. $0.13{\mu}m$ Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 $485.21{\mu}m{\times}440.665{\mu}m$($=0.214mm^2$)이다.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.567-574
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• 2015

본 논문에서는 MCU(Micro Controller Unit) IC를 위한 50ns 256Kb EEPROM 회로를 설계하였다. 설계된 EEPROM IP는 기준전압을 이용한 차동증폭기 형태의 DB(Data Bus) 센싱 회로를 제안하여 읽기 동작시 데이터 센싱 속도를 빠르게 하였으며, DB를 8등분한 Distributed DB 구조를 적용하여 DB의 기생 커패시턴스 성분을 줄여 DB의 스위칭 속도를 높였다. 또한 기존의 RD 스위치 회로에서 5V 스위치 NMOS 트랜지스터를 제거함으로써 읽기 동작 시 BL의 프리차징 시간을 줄여 액세스 시간을 줄였고 데이터 센싱 시 DB 전압과 기준전압 간의 전압차 ${\Delta}V$를 0.2VDD 정도 확보하여 출력 데이터의 신뢰도를 높였다. 매그나칩반도체 $0.18{\mu}m$ EEPROM 공정으로 설계된 256Kb EEPROM IP의 액세스 시간은 45.8ns 이며 레이아웃 면적은 $1571.625{\mu}m{\times}798.540{\mu}m$이다.

• 전기전자학회논문지
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• 제13권2호
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• pp.101-107
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• 2009

집적회로의 공정기술 및 설계기술이 발전함에 따라 많은 IP가 하나의 반도체 칩에 집적되어 하나의 시스템을 구성하는 SoC 설계가 많이 이루어지고 있다. 본 논문에서는 다양한 IP 간에 효율적인 데이터 통신이 이루어지도록 버스 상의 전송 특성에 따라 버스모드를 동적으로 재구성하는 SoC 3중 버스 구조를 제안한다. 제안된 버스는 다중-단일버스 모드, 단일-다중버스 모드로 재구성이 가능하며 따라서 단일버스 모드와 다중버스 모드의 장점을 모두 갖는다. 실험결과 제안된 버스구조는 기존의 고정된 버스구조보다 독립적이며 데이터 전송시간을 단축시킬 수 있음을 확인하였다. 그리고 제안된 버스구조를 JPEG 시스템에 적용한 결과 다중버스구조보다 평균 22%의 전송시간 단축을 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.439-442
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• 2003

본 연구에서는 생체인식(Biometric)을 이용하여 Access Control System을 구현하였다. Biometric 는 생체 인식 또는 생체 측정학으로 사람의 생체적, 행동적 특성을 이용하여 개인을 식별하는 학문 또는 기술이다. Access Control System은 개인을 식별 출입과 근태, 개인 관리, 보안 둥에 사용하는 System으로 Biometric System과 접목으로 편리성과 보안성에서 탁월한 효과를 발휘할 수 있다. 본 연구에서 제안한 시스템은 기존의 RF Card System에 Wiegand(Data format) Signal 출력으로 기존 RF Card Reader대신 Access Control (Security) System을 구성할 수 있도록 설계되었고 컴퓨터와 RS-232, RS-422 또는 Tcp/Ip로 구성되어 Software상에서 임베이디드 System을 Control 할 수 있게 되어 있다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.494-498
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• 2004

본 연구에서는 생체인식(Biometric)을 이용하여 Access Control System을 구현하였다. Biometrics는 생체인식 또는 생체 측정학으로 사람의 생체적, 행동적 특성을 이용하여 개인을 식별하는 학문 또는 기술이다. Access Control System은 개인을 식별 출입과 근태, 개인 관리, 보안 등에 사용하는 System으로 Biometric System과 접목으로 편리성과 보안성에서 탁월한 효과을 발휘할 수 있다. 본 연구에서 제안한 시스템은 기존의 RF Card System에 Wiegand(Data format) Signal 출력으로 기존 RF Card Reader대신 Access Control (Security) System을 구성할 수 있도록 설계되었고 컴퓨터와 RS-232, RS-422 또는 TCP/IP 로 구성되어 Software상에서 임베이디드 System을 Control 할 수 있게 되어 있다.