Algorithms from the research of the layout migration were proposed in the paper. These are automatic recognition algorithm for the VLSI devices from it, graph based construction algorithm to maintain the constraints, dependencies, and design rule between the devices, and high speed compaction algorithm to reduce size of the VLSI area and reuse the design with compacted size for the new technology. Also, this paper describes that why proposed algorithms are essential for the era of the SoC (System on a Chip), design reuse, and IP DB, which are the big concerns in these days. In addition to introduce our algorithms, the benchmark showed that our performance is superior by 27 times faster than that of the commercial one, and has better efficiency by 3 times in disk usage.
인터넷의 확산, 이동 통신기기의 급속한 보급으로 말미암아 가전업계는 소형의 다기능의 시스템을 필요로 하고 있고, 이를 위하여 반도체 업계에 고기능, 다기능, 초소형의 시스템용의 칩을 요구하고 있다. 지수 함수적 증가하는 기능의 요구는 반도체 설계 능력을 넘어 선지 이미 오래 전이고 이를 극복하기 위하여서 반도체 업계는 여러 가지 방안을 제시하고 있다. 그러나, 이미 그 차이를 따라 잡기는 포기한 상태이고 이 갭을 줄이고자 하는 방안을 모색 중이다. 그 방안은 SoC(System On a Chip), 설계 재활용(Design Reuse)등의 개념을 활용하고 있다. 설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual Property)의 표준화와 더불어 레이아웃 자동이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐패시터를 표현함으로써, 반도체 지적소유권 의 하나의 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 확장하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다.된 primer는 V. fluvialis에 종 특이성이 있으며 여러 Vibrio종으로부터 빠른 검출이 가능함을 확인하였다.로부터 빠른 검출이 가능함을 확인하였다.TEX>$^{-1}$에서는 16~20일, 30