• 대한전자공학회논문지SD
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• 제49권7호
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• pp.23-29
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• 2012

디지털 PLL의 핵심블록이 되는 디지털 제어 발진기를 LC 구조를 기반으로 설계하고 $0.18{\mu}m$ RF CMOS 공정을 사용하여 제작하였다. 2개의 교차쌍 구조의 NMOS 코어를 이용하여 광대역 특성을 구현하였으며, PMOS 배랙터쌍을 이용하여 수 aF의 작은 캐패시터값의 변화를 얻을 수 있었다. 캐패시터 축퇴 기법을 사용하여 캐패시턴스 값을 감소시키어 고해상도 주파수 특성을 구현하였다. 또한, 노이즈 필터링 기법을 바이어스 회로 등에 적용하여 위상잡음에 강한 구조로 설계를 하였다. 측정결과 중심주파수 2.7GHz에서 2.5GHz의 주파수 대역의 출력이 가능하였으며 2.9 ~ 7.1kHz의 높은 주파수해상도를 얻을 수 있었다. 미세튜닝범위와 코어의 전류 바이어스는 4개의 PMOS 배열을 통하여 제어가 가능하도록 하여 유연성을 높였다. 1.8V 전원에서 전류는 17~26mA 정도를 소모하였다. 설계한 DCO는 다양한 통신시스템에 응용이 가능하다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.49-56
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• 2008

본 논문은 효율적인 회로 시뮬레이션을 위한 긴 채널 공핍 모드 n형 나노선 전계효과트랜지스터(nanowire field-effect transistor: NWFET)의 간단한 해석적 전류 전도 모델을 소개한다. 본 연구에서 사용된 NWFET는 bottom-up 방식으로 제작되었으며 게이트가 채널의 아래에 존재하는 구조를 가진다. 이 모델은 다양한 바이어스 조건에서 동작하는 NWFET의 모든 전류 전도 메카니즘을 포함한다. 새롭게 개발된 NWFET 모델로 계산된 결과는 이전에 발표된 NWFET 실험 데이터와 비교할 때 10% 오차범위 안에서 서로 일치한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1229_1230
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• 2009

$SiO_2$ 패시베이션 층에 As+ 이온을 주입한 1.2 kV급 AlGaN/GaN 쇼트키 장벽 다이오드( Schottky Barrier Diode, SBD )를 제작하였다. 주입된 As+ 이온들은 역방향 바이어스에서 공핍 영역의 곡률을 변화 시켰고, 이로 인해 항복 전압이 증가하고 누설 전류가 감소하였다. 제안된 소자의 항복전압이 1204 V 이었고, 기존 소자의 항복전압은 604 V 이었다. 캐소드 전압이 100 V일 때 제안된 소자의 누설전류는 21.2 nA/mm 이었고, 같은 조건에서 제안된 소자는 $80.3{\mu}A/mm$ 이었다. 주입된 As+ 양이온은 이차원 전자 가스( Two-Dimensional Electron Gas, 2DEG )에 전자를 유도했고, 채널의 농도가 미세하게 증가하였다. 따라서 순방향 전류가 증가하였다.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1009-1014
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• 2012

본 논문은 LTE-Advanced 시스템에 적용할 수 있는 2,500 MHz~2,570 MHz 대역 0.13-${\mu}m$ CMOS RF front-end 송신기를 제안하며 I/Q 상향주파수변환기와 구동증폭기로 구성되어있다. 상향주파수변환기는 우수한 선형특성을 얻기 위해 공진회로를 부하로 사용하였으며 국부발진신호의 누설을 줄이기 위해 전류 보상회로를 사용하였다. 또한, 제안하는 구동증폭기는 높은 전류 효율과 우수한 선형특성을 확보하기 위해 Class AB 바이어스 상태로 설계되었다. 측정 결과 제안하는 RF front-end 송신기는 최대 +6 dBm의 출력 파워를 제공하며, +0 dBm 출력 시 이미지 신호 및 국부 발진 누설 신호와 40 dBc의 차이를 보인다. 제작된 칩은 1.2 V의 공급 전압으로부터 36 mA 전류를 소모한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.917-919
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• 2009

본 연구에서는 산화막 두께에 따른 20nm 이하 MOSFET의 전류-전압 특성 곡선 분석하였다. 산화물 내의 등가 포획 전하는 가우시안 함수를 사용하였다. 채널의 길이가 20nm 이하인 LDD MOSFET를 설계하여 사용하였고, 소자를 시뮬레이션 하기 위하여 실리콘 공정 디바이스 시뮬레이터인 MicroTec의 SemSim을 사용하였다. SemSim은 디바이스 시뮬레이터로써 입력 바이어스에 의해 공정 시뮬레이션인 SiDif와 디바이스 조립인 MergIC에 의해 소자를 시뮬레이션 한다. 산화막의 두께를 2nm, 3nm, 4nm로 시뮬레이션 한 결과 산화막의 두께가 얇아짐에 따라 드레인에 흐르는 전류가 증가함을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.354-356
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• 2013

본 논문에서는 CMOS 스위치를 이용한 디지털 이득 제어 구조를 가진 이득 조절 증폭기 (PGA, Programmable Gain Amplifier)를 제안한다. 기존의 아날로그 이득 제어 방식에서는 가변적인 트랜스 컨덕턴스를 활용하는 과정에서 바이어스 전류나 전압에 의해 이득이 변하게 되어 순간적으로 구성회로의 바이어스 포인트가 변하기 때문에 왜곡이 발생하게 되는 문제점이 있다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존의 gm-boosting 증폭기를 변형한 디지털 이득 제어 방식으로 설계되어 있기 때문에 우수한 선형성을 가지며 특수 목적에 맞도록 그 이득을 6dB에서 60dB까지 7가지 단계로 조절 가능하다. 제안한 PGA는 기존 회로에 비해 0.2dB 보다 작은 이득오차와 0.47mW의 낮은 소비전력 특성을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.148-148
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• 1999

다이아몬드에 버금가는 높은 경도뿐만 아니라 높은 화학적 안정성 및 열전도성 등 우수한 물리화학적 특성을 가진 입방정 질화붕소(cubic Boron Nitride)는 마찰.마모, 전자, 광학 등의 여러 분야에서의 산업적 응용이 크게 기대되는 자료이다. 특히 탄화물형성원소에 대해 안정하여 철계금속의 가공을 위한 공구재료로의 응용 또한 기대되는 재료이다. 특히 탄화물형성원소에 대해 안정하여 철계금속의 가공을 위한 공구재료로의 응용 또한 크게 기대된다. 이 때문에 각종의 PVD, CVD 공정을 이용하여 c-BN 박막의 합성에 대한 연구가 광범위하게 진행되어 많은 성공사례들이 보고되고 있다. 그러나 이러한 c-BN 박막의 유용성에도 불구하고 아직 실제적인 응용이 이루어지지 못한 것은 증착직후 급격한 박리현상을 보이는 c-BN 박막의 밀착력문제때문이다. 본 연구에서는 평행자기장을 부가한 ME-ARE(Magnetically Enhanced Activated Reactive Evaporation)법을 이용하여 c-BN 박막을 합성하고, 합성된 c-BN 박막의 밀착력에 미치는 공정인자의 영향을 규명하여, 급격한 박리현상을 보이는 c-BN 박막의 밀착력 향상을 위한 최적 공정을 도출하고자 하였다. BN 박막 합성은 전자총에 의해 증발된 보론과 (질소+아르곤) 플라즈마의 활성화반응증착(activated reactive evaporation)에 의해 이루어졌다. 기존의 ARE장치와 달리 열음극(hot cathode)과 양극(anode)사이에 평행자기장을 부여하여 플라즈마를 증대시켜 반응효율을 높혔다. 합성실험용 모재로는 p-type으로 도핑된 (100) Si웨이퍼를 30$\times$40 mm크기로 절단 후, 100%로 희석된 완충불산용액에 10분간 침적하여 표면의 산화층을 제거한후 사용하였다. c-BN 박막을 얻기 위한 주요공정변수는 기판바이어스 전압, discharge 전류, Ar/N가스유량비이었다. 증착공정 인자들을 변화시켜 다양한 조건에서 c-BN 박막의 합성하여 밀착력 변화를 조사하였다. 합성된 박막의 결정성 분석을 FTIR을 이용하였으며, Bn 박막의 상 및 미세구조관찰을 위해 투과전자현미경(TEM;Philips EM400T) 분석을 병행하였고, 박막의 기계적 물성 평가를 위해 미소경도를 측정하였다. 증착된 c-BN 박막은 3~10 GPa의 큰 잔류응력으로 인해 증착직후 급격한 박리현상을 보였다. 이의 개선을 위해 증착중 기판바이어스 제어 및 후열처리를 통해 밀착력을 수~수백배 향상시킬 수 있었다. c-BN 박막의 합성을 위해서는 증착중인 박막표면으로 큰 에너지를 갖는 이온의 충돌이 필요하기 때문에 기판 바이어스가 요구되는데, c-BN의 합성단계를 핵생성 단계와 성장 단계로 구분하여 인가한 기판바이어스를 달리하였다. 이 결과 그림 1에서 나타낸 것처럼 c-BN 박막의 핵생성에 필요한 기판바이어스의 50% 정도만을 인가하였을 때 잔류응력은 크게 경감되었으며, 밀착력이 크게 향상되었다.

• 한국철도학회논문집
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• 제15권6호
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• pp.597-603
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• 2012

본 연구에서는 바이어스 궤도계전기의 접점재료를 선정하는데 있어 Ag 접점과 AgC 접점의 문제점을 분석하고, 안전성을 평가하는데 목적이 있다. 접점의 용착실험과 반복개폐 실험을 실시하여 접점의 특성을 알아보았다. 실험 결과, Ag 접점은 비교적 낮은 전류에서 용착이 발생하였고, AgC 접점은 온도특성이 우수하여 대전류에서도 용착이 발생하지 않았다. 반복개폐 실험에서는 AgC 접점의 개폐횟수가 증가할수록 저항이 불안정하고 접점에 전이현상이 발생하여 접점소모가 큰 것으로 나타났다. 연구 결과, AgC 접점은 용착특성에서는 우수하나 반복개폐 실험에서 저항변화가 많아 사용상 주의가 요구되며, Ag 접점은 반복개폐 특성은 우수하나 용착특성에서 취약한 것으로 나타났다.

• 융합신호처리학회논문지
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• 제7권2호
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• pp.81-86
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• 2006

본 논문에서는 새로운 개념의 공정 검출 회로를 제안하였다. 제안된 공정 검출 회로는 장채널 트랜지스터와 최소의 배선폭을 갖는 단채널 트랜지스터 사이의 공정변수의 차이를 비교한다. 이 회로는 공정 변이에 따라 발생하는 캐리어 이동도의 차이를 이용하여 이에 비례하는 차동 전류를 생성해 낸다. 이 방법에서는 고 이득 연산증폭기를 사용한 궤환 회로를 구현함으로써 두 개의 트랜지스터의 드레인 전압이 같아지도록 유지한다. 또한, 본 논문은 제안한 자기-바이어스 슈퍼 MOS 복합회로를 이용하여 고 이득 자기-바이어스 rail-to-rail 연산증폭기를 설계하는 새로운 방법을 소개한다. 설계된 연산증폭기의 이득은 단상의 $0.2V{\sim}1.6V$ 공통모드 범위에서 100dB 이상으로 측정되었다 최종적으로, 제안한 공정 검출 회로는 차동 VCO 회로에 직접 적용하였으며, 설계된 VCO 회로를 통해서 공정 검출 회로가 공정 코너들을 성공적으로 보상하고 광범위한 동작 영역에서 안정된 동작을 수행함을 확인할 수 있었다.

• 접착 및 계면
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• 제21권4호
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• pp.129-134
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• 2020

공액분자반도체와 고분자절연체 계면에서 전하트래핑을 이해하는 것은 장시간 구동가능한 안정성 높은 유기전계효과 트랜지스터(이하 유기트랜지스터) 개발을 위해 중요하다. 본 연구에서는 다양한 분자량의 고분자절연체를 이용한 유기트랜지스터의 전하이동 특성을 평가하였다. Polymethyl methacrylate (PMMA) 표면 위에 적층된 펜타센 공액반도체의 모폴로지와 결정성은 PMMA 분자량에 무관함이 나타났다. 그 결과 트랜지스터 소자의 초기 트랜스퍼 곡선과 전하이동도는 분자량에 상관없었다. 하지만, 적정한 상대습도 환경에서 소자에 바이어스가 인가되었을 경우, 바이어스 스트레스 효과로 불리는 드레인전류 감소와 트랜스퍼 곡선 이동은 PMMA 분자량이 감소할수록 증대됨이 관찰되었다(분자량 효과). 분자량 효과에 의한 전하트래핑은 회복이 매우 어려운 비가역적인 과정임을 밝혀 내었다. 이러한 분자량 효과는 PMMA 존재하는 고분자사슬 말단의 밀도 변화에 의한 것으로 판단된다. 즉, PMMA 고분자사슬 말단이 가지는 자유부피가 전하트랩으로 작용하여 분자량에 민감한 바이어스 스트레스 효과를 일으킨 것으로 판단된다.